Verification System Verilog Env

[asicganesh]

Salut

Quelqu'un peut-il partager un environnement typique de la vérification du système en utilisant verilog ..Je tiens à mettre en place un environnement ..où voulez des exemples
de code ..

With Regards
Ganesh S

 

[deepu_s_s]

Essayez le mentor
de l'AVM.il a de bons exemples pour le système et le système verilog C
Désolé, mais vous avez besoin de login pour afficher cette pièce jointe

 

[enchanteur]

Je pense
qu'il n'a pas le télécharger gratuitement dès maintenant.Am I right?

 

[aji_vlsi]

asicganesh a écrit:

SalutQuelqu'un peut-il partager un environnement typique de la vérification du système en utilisant verilog ..
Je tiens à mettre en place un environnement ..
où voulez des exemples de code ..With Regards

Ganesh S