J
jimjim2k
Guest
Salut
Verilog-A de sortie en SmartSpice
Verilog-A appartient à la Analog Hardware Description Language (AHDL)
la classe des langages informatiques.Ces AHDLs sont
aujourd'hui largement utilisés pour aider à la conception des systèmes analogiques, avec des formes de comportement de haut niveau pour le système en continu.
Verilog-A est un sous-ensemble de Verilog-AMS (Analog Mixed Signal), une norme définie par l'Open Verilog International (OVI), comme une extension de la norme IEEE 1364 standard Verilog HDL (Verilog Digital) [1].Le Verilog-A SmartSpice est soutenu par la dernière version 2.0 définie dans Mars 2000.Deux types de description sont possibles en Verilog-A, structurelles et comportementales description description.
Compilé ou interprété langage Verilog-A combiné avec SmartSpice offre aux concepteurs un facile d'utilisation, l'environnement complet pour la conception et la vérification des complexes analogiques et les circuits de signaux mixtes.Il fournit une spécification exécutable pour la conception d'intégrité et de puissantes capacités d'optimisation pour la réalisation de ces spécifications, le calendrier prévu.1.h ** ps: / / src.silvaco.com / ResourceCenter / fr / SimulationStandard / showArticle.jsp? annee = 2002 & article = a1 & mois = avril
2.h ** p: / / www.silvaco.com /
products / behavioral_modeling / verilog_A_Datasheet.html
* -> T
tnx
Verilog-A de sortie en SmartSpice
Verilog-A appartient à la Analog Hardware Description Language (AHDL)
la classe des langages informatiques.Ces AHDLs sont
aujourd'hui largement utilisés pour aider à la conception des systèmes analogiques, avec des formes de comportement de haut niveau pour le système en continu.
Verilog-A est un sous-ensemble de Verilog-AMS (Analog Mixed Signal), une norme définie par l'Open Verilog International (OVI), comme une extension de la norme IEEE 1364 standard Verilog HDL (Verilog Digital) [1].Le Verilog-A SmartSpice est soutenu par la dernière version 2.0 définie dans Mars 2000.Deux types de description sont possibles en Verilog-A, structurelles et comportementales description description.
Compilé ou interprété langage Verilog-A combiné avec SmartSpice offre aux concepteurs un facile d'utilisation, l'environnement complet pour la conception et la vérification des complexes analogiques et les circuits de signaux mixtes.Il fournit une spécification exécutable pour la conception d'intégrité et de puissantes capacités d'optimisation pour la réalisation de ces spécifications, le calendrier prévu.1.h ** ps: / / src.silvaco.com / ResourceCenter / fr / SimulationStandard / showArticle.jsp? annee = 2002 & article = a1 & mois = avril
2.h ** p: / / www.silvaco.com /
products / behavioral_modeling / verilog_A_Datasheet.html
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tnx