Verilog code pour générer la séquence aléatoire

[rashmi.kotagiri]

hiii, comment écrire du code Verilog pour entrelaceur pseudo-aléatoire, ou bien la façon de générer de façon aléatoire en Verilog? Quelqu'un sait .. plz m'aider .. très urgent

 

[nitu]

Salut .. Vous pouvez trouver un lien ci-dessous. Vous devez vous inscrire pour l'obtenir. http://www.opencores.org/project, systemc_rng Espoirs cette aide ..

 

[ljxpjpjljx]

pourquoi ne pas utiliser sc ou sv pour générer la séquence aléatoire?

 

[eChipDesign]

Un LFSR peut être utilisé pour générer des valeurs aléatoires dans le cas de RTL. En cas de vérification, vous pouvez utiliser $ aléatoire. Dans le cas de définir une valeurs min et max et obtenir MIN + {$ aléatoires (graines)}% (max-min +1) par exemple integer pkt_size_max, pkt_size_min, pkt_size; pkt_size_max = 100; pkt_size_min = 10; for (i = 0; i <10; i = i + 1) = commencent pkt_size pkt_size_min + {$ aléatoires (graines)}% (pkt_size_max-pkt_size_min 1) $ affichage ("la taille des paquets Généré est% d" pkt_size);. fin Le code ci-dessus renvoyer des valeurs aléatoires de paquets entre 10 et 100. Pour amener la technique de contrainte aléatoire dans Verilog, vous pouvez modifier les valeurs des pkt_size_max et pkt_size_min du testcase. Cheers, eChipDesign