Verilog Etat Cession - logique équivalente dans Verilog

[vlsi_freak]

Salut à tous, en VHDL, nous pouvons écrire un même ensemble de logique pour plusieurs états comme indiqué ci-dessous, quand STATE_A | STATE_B => ---- ----- Comment nous écrivons une logique équivalente dans Verilog. S'il vous plaît aidez-moi. concerne, freak

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u peut toujours utiliser @ (STATEA ou STATEB)

 

[Syswip]

Salut vlsi_freak, en Verilog pour EFM vous devez utiliser le cas () ... endcase et vous devez assigner votre prochain état intérieur du bloc de cas. Si vous nous expliquer ce que vous voulez pour vous obtiendrez de meilleurs aider. Cordialement,