Verilog HDL --- instanciation

[param]

Salut,
comment instancier un module dans un autre module avec le port de sortie du module instancié pour mapper le port d'entrée de l'instanciation de module ...
Permettez-moi de vous donner un exemple ...
Il ya deux modules xxx et yyy;

xxx module (IN1, IN2, out);
entrée IN1, IN2;
sortie OUT;
endmodule

yyy module (a, b, c);
entrée A, B;
sortie C;
endmodule

Maintenant, je veux «hors production» du module xxx être connectée à l'entrée «a» du module yyy;
soit un <out =;
J'ai essayé comme ...
yyy module (a, b, c);
entrée A, B;
sortie C;
ttt xxx (. out (a));
endmodule

il force de travail ...

Aide plese sur ce doute, en prévision de l'aide ur,
merci d'avance
prendre soin

 

[it_boy]

Essayez ceci ..

zzz module;
fil IN1, IN2, out, b, c;
xxx_inst xxx (IN1, IN2, out);
yyy yyy_inst (out, b, c);

endmodule