E
echo47
Guest
Les attributs dans l'extrait suivant Verilog provoquer des erreurs de syntaxe fatale dans ModelSim 5.8. Est-ce ma faute, ou un bug ModelSim? Xilinx XST qu'elle accepte. Si je le réécrire pour éliminer les «générer» boucle, ModelSim accepte les attributs, et ignore correctement entre eux. (Les attributs sont pour Xilinx ISE.) Entrée [07:00] INP, auberge; fil [07:00] tmp; sortie [07:00] outp, outn; genvar n; générer pour (n = 0; n