J
jimjim2k
Guest
SalutVerilog / CodeGen version 0.9.1
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Fournit un environnement orienté objet pour générer le code Verilog pour les modules et bancs de test.Le Verilog:: CodeGen module fournit deux fonctions, l'un pour créer un modèle de code et un autre pour créer un module Perl qui contient la bibliothèque appareil.Ce module, DeviceLibs:: YourDesign, fournit les méthodes de classe et contient les objets pour chaque module Verilog, les objets sont créés en fonction d'un modèle fixe.
Le but de ce module est de permettre la production de modules Verilog personnalisés.Un module Verilog peut avoir un grand nombre de paramètres comme la largeur de bus d'entrée et de sortie, la profondeur de la mémoire tampon, le retard du signal, etc Le générateur de code permet de créer un objet qui va générer le code de module Verilog arbitraty pour les valeurs des paramètres.
Voir h ** p: / / www.comms.eee.strath.ac.uk/ ~ / Wim verilog_codegen.html pour plus d'info.
1.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/Verilog:: Pli
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C'est le Verilog:: Pli Perl Package.
Ce forfait donne accès à des routines Verilog PLI de l'intérieur
Perl.2.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/
* -> T
tnx
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Fournit un environnement orienté objet pour générer le code Verilog pour les modules et bancs de test.Le Verilog:: CodeGen module fournit deux fonctions, l'un pour créer un modèle de code et un autre pour créer un module Perl qui contient la bibliothèque appareil.Ce module, DeviceLibs:: YourDesign, fournit les méthodes de classe et contient les objets pour chaque module Verilog, les objets sont créés en fonction d'un modèle fixe.
Le but de ce module est de permettre la production de modules Verilog personnalisés.Un module Verilog peut avoir un grand nombre de paramètres comme la largeur de bus d'entrée et de sortie, la profondeur de la mémoire tampon, le retard du signal, etc Le générateur de code permet de créer un objet qui va générer le code de module Verilog arbitraty pour les valeurs des paramètres.
Voir h ** p: / / www.comms.eee.strath.ac.uk/ ~ / Wim verilog_codegen.html pour plus d'info.
1.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/Verilog:: Pli
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C'est le Verilog:: Pli Perl Package.
Ce forfait donne accès à des routines Verilog PLI de l'intérieur
Perl.2.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/
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