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WLS
Guest
Bonjour les gars.Comment puis-u make ajustement banc d'essai (RTL) pour vérifier que la netlist Verilog (à partir du courant continu ou FPGA) qui backannotate avec sdf est correcte avec la simulation RTL?
Une fois la synthèse u avec DC / FPGA tels que Xilinx.Vous avez retard de la porte (SDF).Comment faire un bon ajustement au banc d'essai RTL pure pour le retard.
Est-ce que quelqu'un a exemple simple avec des explications / doc pour ajuster ou modifier et vérifier que les deux RTL et la simulation porte est correcte.
Si avez de RTL avec banc d'essai et la synthèse de la netlist RTL avec la modifier par exemple banc d'essai serait génial.Plus petite explication.
Thx.
Une fois la synthèse u avec DC / FPGA tels que Xilinx.Vous avez retard de la porte (SDF).Comment faire un bon ajustement au banc d'essai RTL pure pour le retard.
Est-ce que quelqu'un a exemple simple avec des explications / doc pour ajuster ou modifier et vérifier que les deux RTL et la simulation porte est correcte.
Si avez de RTL avec banc d'essai et la synthèse de la netlist RTL avec la modifier par exemple banc d'essai serait génial.Plus petite explication.
Thx.