Verilog simulation avec Virtuoso et la cadence des outils

[cipher_crypto]

Salut,
J'ai été la conception d'un processeur FFT verilog.Quand
j'ai été en utilisant l'outil que
j'ai dû virtuose problème.Mon code a bien fonctionné dans Xilinx.
FFT1 <<top module
butterfly3 est un autre exemple de module radix1.Maintenant, je suis comme ce message d'erreur "Erreur: Netlister pas en mesure de descendre l'une des vues définies dans la vue liste" verilog schéma extrait "papillon 3 par exemple dans la cellule FFT1. L'une ou l'autre de ces points de vue à la bibliothèque FFT1_lib cell: radix1 modifier le afficher la liste de .... une vue existante "
J'ai déjà listé cette radix1 dans mon système ....
S'il vous plaît laissez-moi savoir comment résoudre ce problème ...

cipher

 

[linuxluo]

salut,
Je pense que vous devriez utiliser ncsim à la vérification, mais pas virtusso qui est une mise en page et schmetic outils.

 

[cipher_crypto]

Merci linux.Well fondamentalement je besoin de le faire avec Virtuoso cadence.Je suis sûr de ce que la note de l'outil qui donne msg d'erreur.Je suis sûr que l'erreur peut être très simple.

 

[ecijun]

Vous avez besoin de vérifier. Simrc fichier.

 

[cipher_crypto]

salut Ecijun
Merci.Qu'est-ce que. Simrc fichier?Quel répertoire je vais le trouver?