Verilog valeur Z dans l'expression

[Prasanna Kumar]

il est illégal d'utiliser 'z' la valeur de l'expression, au point de vue de la synthèse?
et sous quelque forme l'intérieur d'un bloc cadencé toujours?

 

[semiconductorman]

Pas tout à fait vrai ...U peut synthétiser «Casez à produire une structure mux priorité.Z indique undriven état il ne faut pas faire des calculs fondés sur ces ..

 

[ikru26]

si u ont un état de A à Z dans mux il ne fonctionnera pas .....

 

[pouvoir TWQ]

Z ne doit pas être utilisé dans la logique interne,

parce interne porte État tri peut augmenter la consommation électrique de la puce et

augmenter la difficulté de DFT.Z ne peut être utilisé sur les ports d'E / S haut.

Prasanna Kumar a écrit:

il est illégal d'utiliser 'z' la valeur de l'expression, au point de vue de la synthèse?

et sous quelque forme l'intérieur d'un bloc cadencé toujours?

 

[jimjim2k]

Salut

Qu'en est-U (non initialisée) de VHDL lors de la conversion de Verilog.

J'ai quelques problèmes avec les fichiers VHDL 'U' lors de la conversion de Verilog.

Est-ce que quelqu'un a une solution?

tnx