Verilog VHDL vs

[lekhoi]

Salut à tous,
pouvez-vous me donner un comparasion entre Verilog et VHDL?avantages et les inconvénients d'eux?Pourquoi dans la production, ils utilisent plutôt Verilog VHDL
merci d'avance

 

[Sphinx]

SALAM,

ftopic98387.html

BYE

 

[lekhoi]

Merci Sphinx
Toutefois, il était mort.Je ne peux rien voir
peut-on un nouveau

 

[zeeshanzia84]

VHDL et Verilog sont utilisées également dans l'industrie.

La plupart des sociétés de la Silicon Valley sont en cours alors que l'aide de Verilog VHDL est utilisé pour des projets plus importants, où une grande équipe est en cause (plus de communication et d'entreprises liées à la défense) ...Verilog a été conçue (au début) que le langage VHDL pour la vérification de la documentation.

Verilog est encore mieux que VHDL sur la vérification et de simulation de côté (je l'utiliser pour créer mon testbenches ... alors que mes modules sont écrits en VHDL) ....considérant que le langage VHDL est un langage plus détaillés (chaque module se présente comme un document de la loi).
Ainsi, pour améliorer verifcation en VHDL, VITAL (VHDL Initiative Vers Asic Libraries) a été développé.

VHDL ne dispose pas d'une porte-LEVEL ou SWITCH NIVEAU comme verilog.

Verilog est beaucoup plus facile à utiliser (c'est le format est très similaire à C), tandis que le langage VHDL est un peu plus difficile syntaxwise (format similaire à Pascal).

VHDL
de la complexité
de définir les moyens que vous et chaque document et de tout en détail.Ainsi, il est bon pour les grands projets de l'équipe ...

 

[Haytham]

Salut tous
Je pense
qu'il ya une annonce à ce sujet faites par le modérateur.
Veuillez essayer de le lire à nouveau

Merci

 

[BuBEE]

Pls.Lire

Annonce: VHDL, Verilog, contre

 

[nand_gates]

VHDL est préférable à la suite
1.Son difficile à mettre en condition de course dans le code VHDL.Sauf lorsque vous êtes
travailler avec des variables partagées!

2.Sa plus structurée.Vous
n'avez pas de dossiers et la surcharge des opérateurs
concepts en Verilog.

 

[ourarash]

VHDL est plus prolixe, mais est plus consice Verilog, comme le langage C.
Il est dit que quel que soit le modèle, vous pouvez vous faire en VHDL et Verilog au Vice Versa.
Une chose que vous
n'avez pas dans Verilog, cependant, est l'enregistrement et la surcharge des opérateurs,
ce qui est rarement utilisée dans la modélisation de la circuites, au moins lorsque vous voulez faire la synthèse des circuite.

Une chose qui a Verilog et VHLD manque, en revanche, la fourche est-join bloc.C'est un outil très puissant dans la construction de Verilog qui vous permet d'avoir imbriqué parallèle séquentiel dans les blocs les uns les autres.Parfois, cette fonctionnalité est appelée multi-threading.Vous ne pouvez pas avoir ce VDHL explicite, sauf si vous utilisez les synchronisations entre les deux processus différents.

Verilog va être encore plus puissant avec sa nouvelle génération appelée SystemVerilog, qui est plus abstrait, construit l'équivalent de Records.Il suffit de voir sur wikipedia SystemVerilog site.

 

[moh_monem43]

Quelle est la différence entre le langage VHDL et Verilog?Sur la surface, pas tant que ça.Les deux sont des normes IEEE et sont soutenus par tous les grands fournisseurs EDA.Les deux peuvent être utilisés pour la conception d'ASIC et de systèmes de simulation.Toutefois, VHDL est tout à fait une grande langue.Son soutien à niveau du système de modélisation et de simulation est beaucoup plus complet que Verilog.Toutefois, VHDL exige plus de temps pour apprendre et
n'est pas propice à la rapidité et sale de codage.Comme une dernière pensée de nombreux ingénieurs ont maintenant de matériel de connaître deux langues en raison de l'utilisation croissante de la propriété intellectuelle (propriété intellectuelle) de blocs, qui mai ne pas être écrit dans son "préféré" langue

à partir de:
http://www.doulos.com/knowhow/faq/vhdl_faq/