Verilog-XL problème de compilation

[kvsim]

Bonjour à tous:
J'ai abc module dans les deux fileA, fileb et filec, il n'existe aucune méthode pour compiler le module en abc fileb, autres que de modifier fileA et filec.
Thx!

 

[aji_vlsi]

kvsim a écrit:

Bonjour à tous:

J'ai abc module dans les deux fileA, fileb et filec, il n'existe aucune méthode pour compiler le module en abc fileb, autres que de modifier fileA et filec.

Thx!

 

[kvsim]

Eh bien, il fonctionne.
il ya une autre question: Si la cellule A a une cellule B hiérarchique dans lib_a bibliothèque, il ya un nom de cellule B à la bibliothèque de lib_b aussi, comment pourrais-je faire les cellules B en priorité lib_b (Let-XL compilateur Verilog en utilisant des cellules B dans lib_b, pas la cellule B lib_a)

Merci et Cordialement

 

[aji_vlsi]

kvsim a écrit:

Eh bien, il fonctionne.

il ya une autre question: Si la cellule A a une cellule B hiérarchique dans lib_a bibliothèque, il ya un nom de cellule B à la bibliothèque de lib_b aussi, comment pourrais-je faire les cellules B en priorité lib_b (Let compilateur Verilog-XL en utilisant des cellules B dans lib_b, pas la cellule B lib_a)Merci et Cordialement