H
honeyxyb
Guest
Salut, tous les
Je venais de encoutered une question étrange quand verples utilisation:
J'ai trois étapes fichier Verilog:
a: b RTL: netlist sans chaîne de balayage c netlist avec le balayage de la chaîne
A à B est équivalent, et de B à C équivaut aussi,
mais quand je fais insert_dft, car il ram 3 blocs dans ma conception, et si je
ombre logique wrapper utilisation reround le bloc de RAM, un de c n'est pas l'équivalent,
Si je n'ai pas utiliser la logique d'ombre, a à c est équivalent.
quand un de c n'est pas équivalent, le rapport verplex:
Il ya quelques dffs dans RTL, mais ces dffs en C sont modélisés à zéro, alors je suis certaine DFF non cartographiées à netlist au niveau porte.
Puis anlybody m'aider?
Je venais de encoutered une question étrange quand verples utilisation:
J'ai trois étapes fichier Verilog:
a: b RTL: netlist sans chaîne de balayage c netlist avec le balayage de la chaîne
A à B est équivalent, et de B à C équivaut aussi,
mais quand je fais insert_dft, car il ram 3 blocs dans ma conception, et si je
ombre logique wrapper utilisation reround le bloc de RAM, un de c n'est pas l'équivalent,
Si je n'ai pas utiliser la logique d'ombre, a à c est équivalent.
quand un de c n'est pas équivalent, le rapport verplex:
Il ya quelques dffs dans RTL, mais ces dffs en C sont modélisés à zéro, alors je suis certaine DFF non cartographiées à netlist au niveau porte.
Puis anlybody m'aider?