VHDL aider d'alerte

[WR]

Salut tout le monde,
J'ai eu cet avertissement:

AVERTISSEMENT: XST: 647 - Entrée <sel2> n'est jamais utilisée.
Unité <nestedif_warning> synthétisés.

lors de synthèse le code suivant:

processus (SEL1, SEL2)
commencer
si SEL1 = '1 'alors
<F = '0 ';
si SEL2 = '1 'alors
z <= '0 ';
fin si;
d'autre
<F = '1 ';
fin si;
processus de bout;Merci,

 

[Thiago]

Bonjour WR,Le signal Z est toujours 0, c'est pourquoi le synthétiseur ignorer l'entrée SEL2.Vous devez affecter le signal z au coeur de ce processus.[/ B]

 

[Iouri]

processus (SEL1, SEL2)
temp variable: std_logic_vector (1 downto 0)
commencer
temp: = SEL1 & SEL2;
cas (TEMP)
où "10" | "11" =>
<F = '0 ';
où "01" =>
z <= '1 ';
quand les autres =>
<F = '1 ';
Fin de cas
processus de bout;Si ce pour FPGA / CPLD vous migt nécessité d'inclure l'horloge
pour éviter les verrous

en ce qui concerne,

 

[WR]

Salut,
J'ai de nouvelles que je peux le faire par l'affaire déclaration ...mais quel est le problème avec ce code par if .. même s'il ya une horloge ou si z <= '1 '..il donnera l'alerte.

 

[tkbits]

Thiago a écrit:

Le signal Z est toujours 0, c'est pourquoi le synthétiseur ignorer l'entrée SEL2.
Vous devez affecter le signal z au coeur de ce processus.
[/ B]

 

[vlsi_whiz]

Vous devez mentionner toutes les valeurs de «f» et «z» dans le code ..et vous n'avez pas vérifié pour SEL2 dans la première condition et SEL1 dans le 2e.

if (SEL1 = '1 'et SEL2 = '0')
...
....
if (SEL2 = '1 'et SEL1 = '0')

Si vous n'avez pas explicitement mention de cette ... puis les boucles peuvent obtenir exécuté lorsque les deux SEL1 et SEL2 sont '1 '.Ainsi, l'outil de synthèse va supprimer la deuxième boucle car elle est redondante.En d'autres termes, vous devez vérifier les signaux d'autres aussi dans votre SI boucle.

 

[Salma Ali Bakr]

u doit mentionner soit F et Z dans chaque succursale de votre "if"
ou qui ont des valeurs initiales pour chacun d'eux et de ne citer que ceux changé dans la "déclaration si branches"

 

[WR]

Merci.

 

[Bronzage]

Est-ce vraiment de l'importance MISES EN GARDE dans le processus de synthèse.

Qu'advient-il si elles sont ignorées ..?
Doit-on vraiment considérer et déboguer MISES EN GARDE pour une programmation efficace.?

S'il vous plaît expliquer.

 

[WR]

Tan Salut,

Oui, la sortie 'z' dans mon cas, ne changera pas en changeant l'entrée (x1).

Cela signifie que vous créez ne fonctionnera pas correctement.

Cordialement.