VHDL et SystemVerilog

[adaptation]

Je suis en train d'écrire le code RTL en VHDL et je suis intéressé à utiliser l'une des langues de vérification (SystemVerilog, E, Vera, SystemC) pour vérification.

Pour autant que je sais SystemC (NC Sim simulateur, il prend en charge) peut être utilisé pour tester les deux VHDL et Verilog RTL code.

J'ai vu que Modelsim soutient SystemVerilog aux essais mais ne le code RTL doit être dans le Verilog trop quand le banc d'essai est en SystemVerilog ou le simulateur en mesure de soutenir la langue mixte?

Qu'en est-il Specman E et l'outil de Synopsys pour Vera?
Savez-vous qui simulateurs de coopérer avec ces outils?

Et que dire de PSL?Est-il quelque chose d'indépendant?

Si quelqu'un a utilisé l'une des langues de vérification J'aimerais vraiment entendre parler de vous.
Merci.
Dernière édition par adaptation au 1 mars 2005 09:19, édité 1 fois au total

 

[bigyellow]

co-poser ainsi

en particulier sur le PSL, quelles sont les propriétés avancées de PSL par rapport aux langues de vérification d'autres?

Quelle est la performance de SystemC dans la vérification?

 

[adaptation]

A quelqu'un a travaillé avec ces langages de vérification et avec PSL?

 

[stevepre]

PSL est l'assertion "la langue.Vous avez encore besoin Verilog / VHDL / ...quelle que soit banc d'essai pour tester votre design, tandis que le PSL peut vous donner plus de visibilité à l'intérieur de la conception.

PSL peut également être utilisé comme un «outil de vérification statique" (propriété de vérifier, sans courir de simulation).Toutefois, ce n'est pas si facile d'écrire un bon PSL à cet effet et il n'y a pas beaucoup d'outils axés sur ce à cause de la facilité d'utilisation et l'acceptation designer.