VHDL et Verilog combinés dans Xilinx

[grittinjames]

hai Just For fun i écrit un programme contenant des modules de Verilog et VHDL certains

il m'a donné shematic proprement dit,

mais j'ai essayé de simuler UTILISANT ModelSim il m'a donné d'erreur disant que le soutien seule version HDL unique

soit la façon de l'éviter

 

[nxtech]

La seule façon de contourner ce problème avec ModelSim est de passer à la version PE.