VHDL et Verilog & systemC

[alieeldin]

S'il vous plaît, je veux savoir la différence principale entre VHDL et Verilog & systemC
aux points--
alieeldin

 

[vikadik]

Verilog
* largement utilisé
* facile à coder
* lot de nombreux outils

VHDL
* pas largement utilisé
* structure de codification stricte
* quelques outils
* plus facile à déboguer

 

[the_penetrator]

c'est mon opinion

-Verilog
1.Largement utilisé en Amérique du Nord, Japon
2.Difficile à déboguer, mal tapé
3.Smoother courbe d'apprentissage
4.Origines de C
5.Soutien médiocre pour les CPLD, FPGA

- VHDL
1.Largement utilisé en Europe, reste du monde
2.Plus facile à déboguer, bien typé
3.Courbe d'apprentissage abrupte
4.Origines de l'ADA
5.Un soutien bien meilleur pour les CPLD, FPGA

 

[coolsniper]

En fait, VHDL est soutenue par des outils ainsi que Verilog, et facile à apprendre.

 

[EDALIST]

VHDL, Verilog sont semblables en ce qu'ils sont plus orientées Hardware.

Langages C-based sont plus logiciel orienté objet.

-> Les principaux différents Est-Parallel Processing Handling.

En VHDL, Verilog Parallel Processing est indigène.Serial METHODES DE TRAITEMENT
N'est pas efficace (Utilisation de gigantesques machines à état plutôt simple codage en C)

En C - Parallel Processing est étranger Concept.

I Think VHDL n'est pas très efficace la Langue, des impôts depuis des besoins très particuliers, il Syn.
Et utilise beaucoup de préfixes, les suffixes.

C'est aussi une très maladroit Langue de simulation, et n'est pas recommandé pour les dessins et modèles Big.

 

[sharda1]

*** VHDL, Verilog sont semblables en ce qu'ils sont plus orientées Hardware.

*** ERILOG est beaucoup plus facile ensuite VHDL.

Pour le designer à la fois VHDL & VERYLOG besoin de savoir longuage autre pour y vérifier la fonctionnalité pour ce designer devez écrire le banc d'essai dans une autre langue comme C, C .

*** Dans un concepteur systemC n'a pas besoin de savoir tout cela, ils peuvent coller avec SystemC pour tout module en SystemC, ils écrivent mai banc d'essai en SystemC seulement.

*** à un U systemC pouvez exporter le fichier ur dans VC , & & simuler compiler ce module.

 

[gliss]

Verilog est plus facile d'apprendre à mon avis.

 

[samcheetah]

Je suis d'accord, Verilog est vraiment facile à apprendre si vous avez une certaine expérience en C. J'ai essayé d'apprendre VHDL mais ensuite j'ai eu marre et j'ai décidé de peaufiner mes compétences Verilog.Je crois que c'était une sage décision

 

[gliss]

Je ne sais pas pour le reste du monde, mais aux Etats-Unis, vous êtes censé connaître les deux Verilog et VHDL.

 

[bboyrichard]

Verilog est probablement utilisé plus dans l'industrie, VHDL davantage dans la recherche que quand je vais au salon de l'emploi, la société en général seulement demandé si je sais Verilog.

 

[sanJerry2004]

À mon avis, Verilog et VHDL pour des modules pour le système Flexiable.

 

[semiconductorman]

Je tiens à ne pas divulguer dans quelle langue est easiier / mieux / plus rapide, etc
J'ai utilisé tous les 3 langues, et je peux résumer comme

VHDL: c'est un langage descriptif du matériel, a été l'un des eariliest suit languge très descriptif et très strictement adrehers à la description du matériel.Plus difficile de code, mais une fois que vous avez le code compliling Genrally vous ne voyez pas beaucoup d'une synthèse / inadéquation de simulation.Major inconvénient le plus des outils de synthèse ne donnent pas netlist VHDL, si vous avez l'intention de faire la validation netlist / simulation.

Verilog: la syntaxe est similaire à celle de «langage de programmation C 'où la plupart des gens trouvent plus facile de code de cette langue.Mais les mauvais style de codage peuvent causer race condition / et de la simulation et l'inadéquation de synthèse.Mais grand avantage est que, ce faisant la synthèse Liste net valdiaion n'est pas beaucoup d'efforts puisque vous pouvez obtenir une netlist veilog à partir de votre outil de synthèse

SystemC: Tout le long Verilog / VHDL est la langue qui a été utilisé pour vérifier la conception.Mais avec le temps commencé à recevoir les dessins complexes et il est apparu nécessaire de vérifier à un niveau supérieur d'abstraction, c'est là que le HVL (langues vérification du matériel) est entré en image.SystemC est basé sur C enfait c'est seulement une bibliothèque C qui peuvent être utilisés sur des matériels modèle.Principal désavantage de ce qu'il n'y a pas beaucoup de soutien si vous souhaitez pour la synthèse en SystemC par un vendeur et il est donc encore majorlly utilisé seulement pour verifiacation.

Et mon experice avec ces langues, c'est qu'ils sont difficiles Onlly pour commencer, mais pas si dure que vous ne devriez pas faire des efforts pour eux.J'espère que ce fil ne se termine pas par une discussion sur ce qui est supérieur.

 

[sp]

semiconductorman a écrit:

J'espère que ce fil ne se termine pas par une discussion sur ce qui est supérieur.

 

[dragonight_x]

Eh bien, je sais que les deux langues VHDL et Verilog.Personnellement, j'aime plus Verilog

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

et je pense que cela sera plus facile à apprendre.