VHDL - quel est le sens de générique à une entité une VHDL de

[Tom2]

Quelqu'un est-il qui savent quel est le sens de générique à une entité une vhdl de???

 

[ring0]

C'est un paramètre qui peut modifier le contenu entité au moment de la synthèse. Considérons le code petite:

 bibliothèque IEEE; utiliser ieee.std_logic_1164.all; csa entité est générique (N: integer: = 32); port (A: dans std_logic_vector (N-1 downto 0); B: dans std_logic_vector ( N-1 downto 0); C: dans std_logic_vector (N-1 downto 0); Z: à std_logic_vector (N-1 downto 0); COUT: à std_logic_vector (N-1 downto 0)); csa fin, l'architecture du comportement des csa est de commencer Z

 

[Tom2]

Par exemple le code, si vous n'écrivez pas comme un générique, at-il un impact sur la conception??

 

[kyawsoelwin]

Je comprends générique dans l'entité VHDL est la déclaration de «paramètre constant" Il suffit de c'est constant.

 

[Pringle]

Je viens de commencer la lecture des choses VHDL. Puis toute plz-on offrir un lien pour ces livres qui sont VHDL pour les Débutants. Je suis un programmeur bonne en C + +, mais VHDL est de me donner un moment difficile. afin ineed une matière qui met en vedette expliquant VHDL à partir du niveau très basique ..

 

[kyawsoelwin]

Je viens de commencer la lecture des choses VHDL. Puis toute plz-on offrir un lien pour ces livres qui sont VHDL pour les Débutants. Je suis un programmeur bonne en C + +, mais VHDL est de me donner un moment difficile. afin ineed une matière qui met en vedette expliquant VHDL à partir du niveau très basique ..

Voici bon livre pour VHDL Débutant. http://ifile.it/hl5s1iy tous les exemples sont utilisables et des exemples de codes sources de nombreux.