VHDL QUESTION quelqu'un peut m'aider

[derrick_chi]

J'ai besoin de savoir exactement ce qui ne va pas avec la conception de cette machine d'état. J'ai besoin de quelqu'un pour jeter un oeil et m'aider avec celle-ci. entité est Test1_Module PORT (clk_count: EN STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: EN std_logic; ld_output, up_down, fait, ld_accs, clr_count, cnt_cntrl, SEL1: OUT std_logic; max_sc: OUT INTEGER GAMME 0 à 256); fin Test1_Module, l'architecture du comportement de l'Etat est Test1_Module TYPE EST (state0, state1, state2, Etat3, État4); pr_state SIGNAL, nx_state: Etat; commencer le processus (CLK, RST) commencer if (RST = '1 ' ) puis pr_state

 

[lambtron]

Que diriez-vous de mettre des commentaires dans le code que les autres puissent avoir une idée de ce que vous essayez d'accomplir avec votre machine d'état?

 

[bansalr]

C'est une bonne idée de mettre quelques commentaires. Quelques observations. 1. Dans l'état 2 et l'état 3 finis est vérifié pour transition.Is état que correct. Reste tous les Etats sont de cycle unique. 2.Le sorties sont entraînés combinationally.

 

[dcreddy1980]

[Quote = derrick_chi] J'ai besoin de savoir exactement ce qui ne va pas avec la conception de cette machine d'état. J'ai besoin de quelqu'un pour jeter un oeil et m'aider avec celle-ci. entité est Test1_Module PORT (clk_count: EN STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: EN std_logic; ld_output, up_down, fait, ld_accs, clr_count, cnt_cntrl, SEL1: OUT std_logic; max_sc: OUT INTEGER GAMME 0 à 256); fin Test1_Module, l'architecture du comportement de l'Etat est Test1_Module TYPE EST (state0, state1, state2, Etat3, État4); pr_state SIGNAL, nx_state: Etat; commencer le processus (CLK, RST) commencer if (RST = '1 ' ) puis pr_state