VHDL synthétisable

[aramosfet]

J'ai entendu dire que sur les descriptions synthétisables RTL peut être réalisée sur le matériel.
Alors, comment pouvons-nous rédiger des descriptions de RTL?Quelles sont les choses à faire et à ne pas faire lors de l'écriture d'un code VHDL pour la synthèse?

 

[Bronzage]

Salut,
Oui, seul le code synthesied peut produire RTL.
À faire: écrire le code dans Syntex correct.
Ne pas faire: Ne pensez pas au point de vue logiciel tout en écrivant pour la conception du matériel.

Essayez de dessiner le motif sur le papier d'abord et anlyse et voir ce que le matériel est produit par vous sur le papier
Et essayer de le concevoir sur Xilix ou tout autre outil que vous utilisez, syntheise et de vérifier si vous avez la même conception ou non.

J'espère que cela va vous aider

acclamations.

 

[MWind]

Pour un dessin ou modèle synthétisable, veiller à ce que toute la logique est basée sur un signal d'horloge (c.-à-synchrone).Vous ne pouvez pas mettre en oeuvre "d'attendre des déclarations» ou autres que la synthèse n'est pas d'évaluer le temps, seul événement États moteur.

bonne chance.

 

[aramosfet]

Est-il acceptable d'utiliser des variables dans un projet de synthèse?
Quelle est la différence entre le signal et interms variable de synthèse?
sont variables et les signaux de mise en œuvre de la même manière sur le FPGA?

 

[yasser_shoukry]

Vous devez prendre soin de certains critères lors de l'écriture de votre code RTL.

Ce que je veux dire, c'est que chaque "VHDL" Processus sera inférer en mode «combinatoire», «séquentiel synchrone" ou "asynchrone Latch".Vous devez prendre soin que l'un de ces vous souhaitez que votre code soit à inférer.

Voici quelques règles:
-Pour les circuits combinatoires:
1) Tous les signaux dans la liste senstivity doit être "Niveau" sensetive, pas de bords à tous les
2) Tous les cas doivent être couverts
3) Ne pas écrire un signal dans la liste senstivity avant de le lire.

-Pour synchrone Sequential Circuits:
1) Tous les registres doivent être synchronisées avec la même horloge.
2) Tous les signaux dans le lsit senstivity doit être bords (front d'horloge et le bord de remise à zéro)
3) Ne pas oublier la valeur de réinitialisation.

Si votre code RTL ne correspond pas au "Combinatiolnal" rulse ou "séquentiel synchrone" Rulse, soit il ne sera pas synthétisable ou un "Asynchronous Latch" sera inférer.S'il vous plaît lisez attentivement le repoert synthèse comme «Verrous inférer" cabine ruiner votre design.

Good Luck

 

[Bronzage]

Oui, vous pouvez utiliser la variable.
variable affecte la valeur immédiatement et sans aucun retard.
signaux produire des bascules et des variables de produire des fils lors de la synthèse ..
J'espère que c'est clair
tous les meilleurs