vous plaît

[junchaoguo51888]

pourquoi je ne peux pas générer de simuler la forme d'onde dans ISE avec HDL bencher?bibliothèque de l'IEEE;
IEEE.STD_LOGIC_1164.all utilisation;

paquet est rom_packsoustype rom1_word est std_logic_vector (10 downto 0);
sous-type est rom_range entier de 0 à 31;
rom1_array est de type array (rom_range) de rom1_word;

fonction logic2int (din: std_logic_vector (4 downto 0)) return rom_range;

rom1 constant: rom1_array: = (
"00000011001", "00001001011", "00001111101", "00010101111",
"00011100001", "00100010011", "00101000101", "00101110110",
"00110101000", "00111011001", "01000001010", "01000111010",
"01001101010", "01010011010", "01011001001", "01011111000",
"01100100111", "01101010100", "01110000010", "01110101111",
"01111011011", "10000000111", "10000110010", "10001011100",
"10010000110", "10010101111", "10011011000", "10011111111",
"10100100110", "10101001100", "10101110001", "10110010110"
);rom_pack fin;

corps de package est rom_pack
fonction logic2int (din: std_logic_vector (4 downto 0)) est de retour rom_range
variable de résultat: rom_range: = 0;
commencer
for i in 0 à 4 boucles
din si (i) ='1 'alors
résultat: résultat =
2 ** i;
fin si;
END LOOP;
return result;
fin fonction logic2int;

rom_pack fin;bibliothèque de l'IEEE;
bibliothèque de travail;
IEEE.STD_LOGIC_1164.ALL utilisation;
IEEE.STD_LOGIC_ARITH.ALL utilisation;
IEEE.STD_LOGIC_UNSIGNED.ALL utilisation;
work.rom_pack.all utilisation;

rom_logic entité estPort ( aaddr: in std_logic_vector(4 downto 0); lire: en std_logic;
sinaout: out std_logic_vector (10 downto 0)
);
rom_logic fin;

Beh architecture de rom_logic est
commencer
processus (lire)
commencer

if (read ='1 '), puis
sinaout <= rom1 (logic2int (aaddr));

autre
sinaout <= (others => 'Z');

fin si;

fin de processus;Beh fin;
Dernière édition par junchaoguo51888 le 02 février 2004 5:07, édité 1 fois au total

 

[junchaoguo51888]

le rapport d'erreur est: erreur (s) où rencontrées lors de l'extraction de ports,
s'il vous plaît vérifier la syntaxe de rom_logic, mais quand je le vérifier, il
n'y a aucune erreur,

 

[maestor]

Salut junchaoguo51888,

Le code semble ok pour moi ... je viens de compiler vos fichiers avec les modèles! M et ensuite chargé le module et ne se plaint pas.

Avez-vous trouvé le problème déjà ...?sinon vous pouvez peut-être plus de détails ...

Observe,

-Maestor

 

[r_e_m_y]

Salut,

essayez ceci:

sinaout <= rom1 (conv_integer (aaddr));

au lieu de votre fonction personnalisée logic2int