Vous voulez connaître quelques conseils sur l'horloge gated

[Ansunamu]

Je suis en train de concevoir un MCU avec horloge gated pour sauver le pouvoir.Je n'ai aucune idée sur la façon d'écrire le script à la synthèse de ma puce

Parce que la porte NON ET ou utilisés à la porte de l'horloge a un retard important, mais il pas judicieux, car l'arbre horloge n'a pas été créé.

L'arbre Clock sera crée par P & Tool R et le retard de ces gate to gate utilisé l'horloge doit être rapide.J'ai déjà essayé d'exécuter la simulation postlayout et le retard de la porte est ce que j'attendais.

Je me demande qu'il faut que je peux écrire le script bonne synthèse pour générer un fichier de droite SDF

Quelqu'un at-il une idée à ce sujet?

 

[philewar]

Je pense que la vérification de DC manuel aidera beaucoup.

 

[sandusty]

Ne touchez pas à mettre sur vos filets sortance élevée (par exemple, les horloges).Run pré-sim avec sdf modification (du PT ou CC).Vous n'avez rien à faire sur les scripts de synthèse pour la pré-sdf SIM.

Laissez les outils Backend généré l'arbre d'horloge (s) pour vous, et obtenu que le SDF plus précis pour l'après-sim.

 

[maniasonic]

Si vous avez PowerCompiler vous pouvez l'ont fait beaucoup plus facilement.