vs gated CE horloge (Clock Enable) pour Low Power Design

[eda_wiz]

Salut,
gated CE vs horloge (Clock Enable) pour Low Power Design.

dont l'un est bon pour une conception à faible puissance.
commentaires s'il vous plaît.
Aussi s'il vous plaît les méthodologies de poupular autres de faible puissancetnx

 

[kwkam]

Horloge Gated introduira lots og problème comme les courses de signal.Il a besoin d'un design très prudent.Horloge de permettre une plus courants sur deisgn de faible puissance.

 

[Roli]

Gated Clock:
Pro - Moins de puissance (environ ~ 40% de Flip-Flop pouvoir se dissipe sur l'étage d'entrée d'horloge).
Con - Il n'est PAS DFT (Design For Test) conforme, et pas si méthodologiques.Clock Enable:
Pro - DFT conformes, conformes STA
Con - Même si l'horloge est désactivée, le pouvoir est dissipé à Flip-Flop étage d'entrée!

Autres Low-Power méthodologies:
1.Utiliser les compteurs d'entraînement au lieu de compteurs synchrones
2.RAMs Architecte vos données en utilisant la largeur de colonne MOINS / amplificateurs lignes.
3.L'utilisation du fond layout plan pré-tactique pour réduire la durée de métal / interconnexions poly (pour réduire les RC et le chargement capacitif).
4.Comme de nombreuses îles, comme une horloge possible, et comme moindre fréquence de fonctionnement (s) que vous pouvez.

 

[rfsystem]

J'ai commencé dans le domaine analogique.Alors je préfère horloge activer.La différence est simplement que les CLKI-> CLKO retard est désormais prévisibles et ne pas fausser par les P & R.Néanmoins, l'entrée doit conduit par le pilote d'horloge.Ainsi, la réduction est de 50-90%.Si l'horloge est intégrée permettant à l'arbre d'horloge il pourrait y avoir une réduction de près parfait à 100% avec inclinaison faible.Mais c'est une technique plus analogique.

 

[farmerwang]

Que je sache, dans la plupart des bibliothèques ASIC, l'horloge broche d'activation d'un flip-flop est mis en œuvre en mettant un MUX en face de l'entrée de la bascule D, lorsque CE est activé, de nouvelles données seront sélectionnés, autrement, q sera câblé à D, si les anciennes données seront conservées.Donc en fait, l'horloge Activer n'a rien à voir avec la réduction du pouvoir.Si vous voulez économiser de l'énergie, vous devriez utiliser clock gating techniques, qui d'ailleurs désactiver l'horloge de l'bascules.Il ya plusieurs façons de le faire, mais ce que jamais vous utilisez, les orientations suivantes devraient être suivies:
1.éviter glitch horloge
2.éviter de couper les horloges phase active
3.réduire l'impact sur la couverture DFT

Plus de détails, s'il vous plaît se référer à Synopsys manuels produits de puissance, comme "Power Compiler User's Manual".

 

[Mug]

Clock gating techniques sont aujourd'hui très commun.Toutes les bibliothèques ASIC contiennent des cellules gater horloge utilisée à cette fin.C'est sûr que vous devez être prudent lorsque vous utilisez eux, mais tous les systèmes mobiles ont besoin de ces cellules gater horloge pour réduire la Consommation de puissance.C'est la seule façon d'obtenir une optimisation de bon.

 

[rod_wu]

Qui peut expliquer "CE (clock enable)" sens?

 

[sandusty]

Salut, rod_wu:

Je croyais farmerwang avait posté votre réponse.
..... l'horloge broche d'activation d'un flip-flop est mis en œuvre en mettant un MUX en face de l'entrée de la bascule D, lorsque CE est activé, de nouvelles données seront sélectionnés, sinon, Q sera câblée à D, si les anciennes données seront conservées.....

Permettez-moi de mettre plus de lignes ici.Dans CE, horloge toujours gardé de commutation sur l'entrée CLK de tous les flops, mais les données derrière la barrière de CE (s) reste constante jusqu'à ce que la CE a été libéré.Le pouvoir a continué à brûler sur le réseau d'horloge, mais le reste de la CKT juste besoin de s'inquiéter de la fuite.

 

[Goodhope]

Ainsi, il est dépourvu de données permettent flop, CE est vraiment source de confusion

 

[sunjimmy]

Salut,

Autant que je sache, Cadence a proposé des flux de faible puissance de conception dans leur outil de backend, qui modifiera les derniers "netlist niveau.J'avais entendu dire que 30% de réduction de puissance est assurée par tapeout réel.L'outil Cadence méthode utilise est basé sur la technique gated-horloge.Quelqu'un pourrait-il qui est familier avec l'outil Cadence offrir son expérience avec nous?

Merci d'avance