vs Parallélisme pipeline dans RTL

[cafukarfoo]

Salut Monsieur / Madame,

Quelqu'un peut-il expliquer la différence entre ces parallélisme et concept de la canalisation?

Merci d'avance pour votre temps.

 

[shitansh]

Salut,

Je pense que ce livre peut vous aider.
Architecture, Implementation, and Optimization

FPGA
Architecture Design Avancé,
la mise en œuvre, et l'optimisation

-
Shitansh Vaghela

 

[Syswip]

Si vous avez le calendrier très long chemin, vous pouvez le diviser en plusieurs étapes du pipeline en ajoutant des registres.Mais si vous ne vous perdrez cycles d'horloge et peut-être n'aura pas d'augmentation de la performance.

Maintenant, nous allons considérer 2 exemples:

1.Votre entrées dépendent de sorties.Cela signifie que vous devez avoir des résultats valides avant le processus de production des intrants prochaine.Dans ce cas, une étape de conduite supplémentaires diminuera votre chemin moment critique, mais que vous ne pouvez pas traiter l'entrée avant d'avoir de sortie valide vous passerez un cycle d'horloge supplémentaire.Par exemple vous avez 10 octets de données.Votre module lit un octet dans un cycle d'horloge les modifie et met à la sortie.Sans pipeline inscrire vous aurez terminé le traitement au bout de 10 cycles d'horloge, mais maintenant vous avez besoin de 20 cycles d'horloge pour traiter toutes les données.
2.Votre entrées ne dépendent pas de sorties.Cela signifie que vous pouvez traiter l'entrée prochaine, sans attendre les résultats de sortie valable.Le premier octet ira à la sortie au bout de 2 cycle d'horloge grâce à une étape pipe.Mais pour l'entrée suivante du traitement de votre dose module de ne pas attendre pour la sortie et peut obtenir des données à chaque cycle d'horloge.Et maintenant, à traiter toutes les données dont vous avez besoin que de 11 cycle d'horloge.Ce cycle d'horloge supplémentaire est appelé latence.

J'espère que cela vous aidera.
Bests,
Tiksan,
http://syswip.com/