zéro retard calendrier après optimisation dans FPGA?

[jkfoo]

Salut,

Je instancier un additionneur Coregen généré dans ma conception,
la synthèse et l'aide de FPGA Express.Le calendrier rapport montre zéro retard sur le calendrier cette extension, qui
n'est pas correct.Le délai ne peut être rapporté après place et route.Tout le monde sait pourquoi?Thx.

 

[news]

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[skynet]

Salut jkfoo,

Avant de commencer à produire une synthèse à l'aide de FPGA Sythesize outils, vous devez configurer l'ensemble des contraintes telles que la vitesse du ventilateur-in, fan-out,
etc et autres sages du synthétiseur zéro retard chemin si vous
n'avez pas de configurer le contrainte.

observer,
SkyNet

 

[Personne ne]

Coregen wrape Xilinx primitive de la cellule de l'intérieur, fpga-express considérer comme une boîte noire et pas d'informations sur le calendrier, afin de fournir à supposer 0 delta retard.

 

[jkfoo]

Merci pour la réponse.Voulez-vous dire, il
n'est pas possible que l'expression peut-fpga rapport le calendrier de la coregen cellule.Si tel est le cas, comment le concepteur sait si la conception a respecté le calendrier avant de passer à l'endroit et l'itinéraire?Comment d'autres outils comme Synplify et Leonardo, peuvent-ils le rapport de calendrier?

 

[Personne ne]

Qu'est-ce que les compilateurs fpga vendeur a le calendrier de la bibliothèque pour caculate "cellule primitive" retard de la 2 dimension (en voiture,
à charge).Le coregen ajouter un compilateur comme directive / / synthèse black_box, synopsys translate_off à dire de prendre le compilateur macro que la boîte noire, ce ne sont pas blackbox bibliothèque d'informations sur le calendrier,
le compilateur l'ignorer et mettre à 0 temps de retard.Rechercher votre compilateur installer dir / lib / <vendor device> / pour voir ce que les cellules primitives timing lib fournir, si vous voulez voir le calendrier rapport, supprimer ces compilateur directive ou
s'aplatissent votre macro additionneur, rapport de timing de l'entrée à la sortie .