Analog Delay circuit en boucle verrouillée THESIS

[Blowfish]

METHODLOGIES comme je le fais UN PROJET EN RETARD LOCKED LOOP, je veux étudier Analog Delay LOCKED LOOP CIRCUIT DESIGN, ET LES DIFFERENTS TYPES UTILISES POUR LA CONCEPTION DU CIRCUIT
S'IL VOUS PLAÎT ENVOYEZ-MOI des papiers ou d'une thèse, ce qui explique la DLL DE LA RAYURE POUR LA FIN DE REDUCTION DE GIGUE ET MINIMISATIONMERCI À L'AVANCE

 

[zakrotta]

Multiplication d'horloge à faible gigue: une comparaison entre les PLL et DLL

van de Beek, RCH Klumperink, EAM Vaucher, CS Nauta, B.
Univ.de Twente, Enchede, Pays-Bas

Affiliation: Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on [voir aussi Circuits and Systems II: Express Briefs, IEEE Transactions on]
Date de parution: août 2002
Volume: 49, n o 8
En page (s): 555 à 566
ISSN: 1057-7130
INSPEC Accession Number: 7478914
Digital Object Identifier: 10.1109/TCSII.2002.806248
Posted online: 2002-12-16 09:58:56.0
Résumé
Ce document montre que, pour un budget donné pouvoir, une phase pratique boucle à verrouillage de phase (PLL) à base de multiplicateur d'horloge génère moins de gigue d'un délai-locked loop (DLL) équivalent.Cela est dû au fait que les cellules de retard dans un anneau oscillateur PLL peut consommer plus d'énergie par cellule que leurs homologues dans la DLL.On peut montrer que cet effet est plus fort que l'effet notoire accumulation de gigue qui survient dans la oscillateur commandé en tension (VCO) d'un PLL.Premièrement, une analyse de la gigue stochastiques sortie des architectures, dû aux sources de bruit les plus importantes, est présenté.Ensuite, une autre source importante d'instabilité dans une DLL à base de multiplicateur d'horloge est traité, à savoir l'inadéquation stochastiques dans les cellules de retard, qui composent la tension DLL contrôlée ligne à retard (CMDL).Une analyse est présentée qui concerne la propagation stochastique du retard des cellules à la gigue de sortie du multiplicateur d'horloge.Une technique de conception de circuit, appelé Mise à l'échelle d'impédance, est ensuite présentée, qui permet au concepteur d'optimiser le bruit et le comportement non-concordance d'un circuit, indépendamment des autres spécifications telles que la vitesse et de linéarité.L'application de cette technique sur une conception de cellule de retard donne un compromis entre le bruit induit directement la gigue et utilisation de la puissance, et entre inadéquation stochastiques induites gigue et utilisation d'énergie.

 

[zakrotta]

CMOS DLL-based 2-V 3.2-PS gigue de 1 GHz synthétiseur d'horloge et compensé en température oscillateur accordable

Foley, DJ Flynn, député
Département de Microelectron, Nat.Univ.de l'Irlande, Cork, Irlande;

Affiliation: Solid-State Circuits, IEEE Journal of
Date de parution: Mars 2001
Volume: 36, Issue: 3
En page (s): 417 à 423
Réunion Date: 05/21/2000 - 05/24/2000
Lieu: Orlando, FL
ISSN: 0018-9200
ISSN: IJSCBC
INSPEC Accession Number: 6889726
Digital Object Identifier: 10.1109/4.910480
Posted online: 2002-08-07 00:19:21.0
Résumé
Ce document décrit une basse tension synthétiseur d'horloge à faible gigue et une température de compensation de l'oscillateur accordable.Ces deux circuits utilisent un auto-correcteur delay-locked loop (DLL) qui résout le problème de la fausse de verrouillage associés aux DLL classique.Cette DLL ne nécessite pas la tension de commande de retard à fixer sur le pouvoir en place, il peut se remettre de disparus impulsions d'horloge de référence et, parce que la gamme délai n'est pas limité, il peut accueillir une fréquence variable de référence d'horloge.La DLL fournit de multiples phases d'horloge qui sont combinées pour produire la fréquence de sortie désirée pour le synthétiseur, et fournit à compensation de température de polarisation de l'oscillateur accordable.Avec un 2-V offre la mesure de gigue rms pour la 1 GHz synthétiseur de sortie a été de 3,2 ps.Avec une alimentation de 3,3 V, RMS gigue de 3,1 ps a été mesurée pour un 1.6 GHz sortie.L'oscillateur accordable a variation de fréquence de 1,8% par rapport à une température ambiante de 0 ° C à 85 ° C.Les circuits ont été fabriqués sur un générique de 0,5 um numérique CMOS processus
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[zakrotta]

A Low-Phase Noise, Anti-harmonique programmable DLL multiplicateur de fréquence avec une période de compensation d'erreur pour la réduction Spur

Du, Q. Zhuang, J. Kwasniewski, T.Affiliation: Circuits and Systems II: Express Briefs, IEEE Transactions on [voir aussi Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on]
Date de parution: novembre 2006
Volume: 53, n o 11
En page (s): 1205 à 1209
Nombre de pages: 1205 - 1209
ISSN: 1057-7130
Digital Object Identifier: 10.1109/TCSII.2006.883103
Posted online: 2006-11-13 07:50:44.0
Résumé
Un faible bruit de phase, delay-locked loop à base de fréquence programmable multiplicateur, avec le ratio multiplication à partir de 13 à 20 et de sortie gamme de fréquence de 900 MHz à 2,9 GHz, est rapportée dans ce mémoire.Un nouveau système de contrôle de commutation est employé dans le circuit pour activer la fonction de verrouillage des fréquences soit au-dessus ou en dessous de la start-up de fréquence sans initialisation.Pour réduire le niveau fausse puissance de sortie, une boucle à faible bande passante auxiliaires [loop erreur d'une période d'indemnisation (PECL)] est employé pour compenser l'erreur de sortie délai causé par les erreurs de phase de réalignement.Ce multiplicateur de fréquence est implémentée dans TSMC 0,18 <formula formulatype="inline"> <tex> mu $ hbox ((m }}$</ tex> </ formula> La technologie CMOS et mesurée avec une source de synthèse de fréquence.Une réduction importante de la production éperons d'<formula formulatype="inline"> <tex> $-$</ tex> </ formula> 23 à <formula formulatype="inline"> <tex> $-$</ tex> </ formula> 46,5 dB à 1.216 GHz est obtenue en permettant à l'PECL.Le cycle mesurée à la gigue programmation du cycle à 2,16 GHz est de 1,6 ps (rms) et 12,9 ps (crête à crête), et le bruit de phase est <formula> <tex> $-$</ tex> </ formula> 110 <formula formulatype="inline"> <tex> $ hbox (()) dBc / Hz hbox (()) $ </ tex> </ formula> à 100 kHz offset avec une consommation d'énergie de 19,8 MW à une 1.8 - V power supply.
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[DZC]

Les documents suivants mai être utile pour you.Actually j'ai bénéficié d'un lot.
http://www.edaboard.com/viewtopic.php?p=437359 # 437359

Observe.

 

[flushrat]

voir

http://www.edaboard.com/viewtopic.php?p=573707 # 573707