ATPG numéro 2

[leeguoxian]

Bonjour à tous:

Je cours avec le banc d'essai de simulation Verilog outputed de Tetramx, parallèle et série, et la simulation a été bonne.
Ensuite, j'ai essayé de simulation avec des bancs d'essai de format STIL, et il a échoué.

Quelqu'un peut-il me suggérer des moyens pour résoudre ce problème?Meilleurs vœux
leeguoxian

 

[leeguoxian]

Bonjour à tous

J'ai vérifié la forme d'onde de simulation, et j'ai découvert qu'il n'y avait pas de clk cours de la période capture_clk.
Quelqu'un a connu la même situation?J'ai vraiment besoin de votre aide!Thx!

 

[leeguoxian]

Bonjour à tous:

Simulation avec un fichier de format STIL99 était bonne, mais elle a échoué avec le fichier STIL.
N'importe qui ont une suggestion?

Meilleurs vœux
leeguoxian

 

[dig_des]

Pouvez-vous vérifier votre load_unload procédure et confirmer que la capture
horloges sont en effet déclaré il?

 

[leeguoxian]

Bonjour à tous:

Quand je lance la simulation, je vérifie la forme d'onde et je trouve l'inadéquation des événements comme le suivi pic:
[http://pic.comicme.net:6600/upload/2006-08-19/1155925136atpg.jpg / img]

De l'image, Q n'est pas devenu élevé lorsque l'impulsion d'horloge de capture arriver.Droit?
Ce qui s'est passé avant, et c'est parce que je n'ai pas utilisé "nospecify" dans la simulation VCS.Mais je n'ai utiliser "nospecify" cette fois.
N'importe qui peut nous aider avec ce problème?

Merci
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 

[newcpu]

Pourriez-vous donner une partie de votre fichier de log de simulation Verilog modèle?La simulation stil devrait réussir si le modèle Verilog est OK.