Chargement simple compteur à XUPV2P

[BlackOps]

Bonjour,

je veux charger quelque chose de simple là-bas.J'utilise manuel qui est venu avec Ise Webpack 9.2

mais ce manuel montre comment charger simple compteur en Spartan-3 bord.

de toute façon, j'ai décidé de suivre ses pas, mais de cibler son code pour mon conseil.

Voici le VHDL:
Code:-------------------------------------------------- --------------------------------

- Compagnie:

- Ingénieur du son:

--

- Create Date: 21:38:03 12/21/2007

- Nom Design:

- Nom du module: compteur - Behavioral

- Nom du projet:

- Target Devices:

- Outil versions:

- Description:

--

- Dépendances:

--

- Révision:

- Version 0.01 - Fichier Créé

- Des observations complémentaires:

--

-------------------------------------------------- --------------------------------

Bibliothèque IEEE;

utilisation ieee.std_logic_1164.all;

utilisation IEEE.STD_LOGIC_ARITH.ALL;

utilisation IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment la déclaration suivante si la bibliothèque de l'instanciation

---- Tout Xilinx primitives dans ce code.

- Bibliothèque UNISIM;

- l'utilisation UNISIM.VComponents.all;entité est contre

Port (CLOCK: in std_logic;

DIRECTION: in std_logic;

COUNT_OUT: out std_logic_vector (3 downto 0));

fin en vente libre;

Behavioral architecture du compteur est

signal count_int: std_logic_vector (3 downto 0): = "0000";

commencer

(processus CLOCK)

commencer

Si l'horloge = '1 'et puis CLOCK'event

si direction = '1 'alors

count_int <= count_int 1;

autre

count_int <= count_int - 1;

End If;

End If;

Terminer le processus;

COUNT_OUT <= count_int;

fin de comportement;

 

[echo47]

Votre journal iMPACT ressemble à un téléchargement réussi caractéristiques du FPGA.Good job so far!

Votre entrée d'horloge est probablement de 100 MHz, afin que vos LEDs clignotent sans doute beaucoup trop vite pour voir de vos yeux.Essayez de sondage avec un oscilloscope, ou ajouter un autre compteur à votre HDL pour ralentir la fréquence de clignotement.

Avez-vous pensé de spécifier le nombre de broches FPGA dans votre projet?Si vous n'avez pas fait cela, alors HORLOGE, la direction et COUNT_OUT aurez connecté aux broches aléatoires FPGA.Vous pouvez voir l'endroit et le rapport brochage route dans un fichier nommé quelque chose comme counter_pad.txt.User's Manual Le conseil indique l'emplacement broches.Par exemple, les 100 MHz d'horloge est AJ15 broches.Télécharger le manuel utilisateur et des exemples UCF fichiers ici:
http://www.xilinx.com/univ/xupv2p.html

Votre carnet d'impact montre la FPGA trois broches mode sont mis à 1,0,1 qui est correct pour JTAG, bien que JTAG travaille habituellement avec n'importe quel paramètre broches MODE.

Je ne sais pas grand-chose du système ACE ou de son gênants lumière clignotante.Page 21 du manuel de l'utilisateur discussions sur les options pertinentes et de lumières.