V
vaf20
Guest
Salut à tous mes amis
Comment pourrais-je mettre en uvre 2 successives ne l'ISE de Xilinx?
u sais que XST l'optimiser à un fil d'entrée à la sortie!
De manière générale, comment pourrait-contrôle de la synthèse, la mise en uvre et le montage ou la mise?Y at-il différence b / w CPLD et FPGA mise en uvre dans ce cas?
tnx
Comment pourrais-je mettre en uvre 2 successives ne l'ISE de Xilinx?
u sais que XST l'optimiser à un fil d'entrée à la sortie!
De manière générale, comment pourrait-contrôle de la synthèse, la mise en uvre et le montage ou la mise?Y at-il différence b / w CPLD et FPGA mise en uvre dans ce cas?
tnx