Déclaration du délai et de génération d'horloge en Verilog

D

DS18S20

Guest
Salut tout le monde,

Puisque nous savons que de FPGA en général peuvent générer PAS horloge, mais plutôt une horloge doit être nourri en eux une autre source.

Alors pourquoi y at-il énoncé retard # xx dans Verilog ou pour le dire autrement - pourquoi y at-il tant d'exemples de la façon dont on peut "générer" une horloge avec:

Code:

@ toujours # 10 q = ~ q
 
Bien!

Il s'agit en effet pour le test et de simulation des fins ...
de sorte que vous pouvez tester votre conception de vous-même dans le logiciel lui-même ....et voir s'il répond aux exigences de la conception de votre calendrier
Cette chose n'est pas du tout .... synthesizeableà tous les

En ce qui concerne les unités de temps, vous aurez remarqué qu'ils sont spécifiés dans le formulaire de «calendrier» pour l'outil que nous utilisons (j'utilise Xilinx ISE)Vous avez raison en ce qu'il est purement interne à un logiciel .....
Ce serait vraiment une magie si une boîte noire du matériel courant de secondes et nanosecs par elle-même

 
ur question est belle, mais dnt donner le signal CLK dans le CKT, au lieu d'introduire certaines CKT combinatoire qui a des retards.

 
Déclaration du délai et de génération d'horloge en i HDL pense

il pour le créateur d'obtenir une certaine indication sur le signal et le signal retardé en raison de chemin,

de sorte qu'il sera au moins penser dans cette direction.

 
vérification requise ceux retard beaucoup ...

lors de la création des modèles de comportement ...En faisant banc d'essai.

mais quand vous êtes FPGA utilisateur, nous n'utiliserons pas ce que ceux déclaration retard est unsynthesizable ...

 

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