D
DS18S20
Guest
Salut tout le monde,
Puisque nous savons que de FPGA en général peuvent générer PAS horloge, mais plutôt une horloge doit être nourri en eux une autre source.
Alors pourquoi y at-il énoncé retard # xx dans Verilog ou pour le dire autrement - pourquoi y at-il tant d'exemples de la façon dont on peut "générer" une horloge avec:
Code:
@ toujours # 10 q = ~ q
Puisque nous savons que de FPGA en général peuvent générer PAS horloge, mais plutôt une horloge doit être nourri en eux une autre source.
Alors pourquoi y at-il énoncé retard # xx dans Verilog ou pour le dire autrement - pourquoi y at-il tant d'exemples de la façon dont on peut "générer" une horloge avec:
Code:
@ toujours # 10 q = ~ q