DC résultat de synthèse> viole les règles de conception contrainte

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DSD

Guest
Salut, tous les

Si le résultat de synthèse CD viole les règles de conception contrainte (max_capacitance, max_fanout) mais elle répond requirtment moment, comment cela affecte-t le processus de conception plus tard et la fonction de la puce et le calendrier?

Comment faire pour définir la conception contrainte de règles adéquates sur une conception donnée?

Merci et cordialement

 
Salut,
à Washington, la priorité absolue est de règle de conception, puis le moment.afin de savoir pourquoi ces violations ne sont pas fixées.
si c'est net sortance élevée, il peut être réglé idéal et laissez-le pour recevoir le manche.

 
Si la conception des règles r violer alors u peut faire face au problème fab!il ne peut pas soutenir ur RDC >.....

 
la plupart des violations des règles de conception peuvent être fixés dans le backend.mais votre violations peuvent être une indication de la qualité de votre synthèse, tels que dont_touch_network s'insinue dans vos chemins de données.

 
ont indiqué à la RDC des valeurs trop moins ...???
cos, il y aura des valeurs par défaut pour la RDC spécifié dans le fichier lib., Incase si u avait précisé, dans une moindre (contraignant plus de valeur) valeur puis l'outil tente de répondre à la valeur de THT, ....

alors u se mettre fin aux violations des acariens qui peuvent avoir causé bcos d'Ur contraintes tort.S'il vous plaît spécifier une valeur par défaut pour des HTE RDC puis chk corriger la synchronisation!

la RDC de prendre une plus grande priorité que les contraintes d'optimisation.

L'outil de synchronisation ne violera pas la RDC afin de répondre aux contraintes d'optimisation (délai inout, le retard de sortie, de créer des CLK, l'incertitude CLK, la latence clk ... etc).Ainsi son de la qualité de l'thtz synthèse étant perfomed.

hw peut ur conception répondre le moment si ur RDC n'est pas remplie ..

comme dit plus haut ...transtion / violations sortance max peut être fixé au niveau backend aussi!!

 

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