W
Wenf.Yeh
Guest
Salut guyes
J'ai une conception, Quand je synthèse sans insertion de DFT, mon dessein ne s'est pas une violation de la durée de rétention.
Mais quand je la conception de synthèse avec le script suivant, il a le plus mauvais temps de maintien de la violation de-30ns dans le groupe calendrier de l'horloge système.
# # # Test d'insertion commencer # # #
s'apparente véritablement hdlin_enable_rtldrc_info
mis multiplexed_flip_flop test_default_scan_style
mis test_default_period 100
mis test_default_delay 0
mis test_default_bidir_delay 0
mis test_default_strobe 40
create_test_protocol-infer_clock-infer_async
compiler-scan
set_scan_configuration-remplacement de faux
# Parcours d'insertion
insert_dft
# # # Test extrémité d'insertion # # #
la vérification de la RDC ont été proseeded.
devrais-je réparer la violation de la durée de rétention ou simplement l'abandon?ou devrais-je faire quelques réglages pour désactiver la vérification de la durée de rétention pour TE et TI signal?
J'ai une conception, Quand je synthèse sans insertion de DFT, mon dessein ne s'est pas une violation de la durée de rétention.
Mais quand je la conception de synthèse avec le script suivant, il a le plus mauvais temps de maintien de la violation de-30ns dans le groupe calendrier de l'horloge système.
# # # Test d'insertion commencer # # #
s'apparente véritablement hdlin_enable_rtldrc_info
mis multiplexed_flip_flop test_default_scan_style
mis test_default_period 100
mis test_default_delay 0
mis test_default_bidir_delay 0
mis test_default_strobe 40
create_test_protocol-infer_clock-infer_async
compiler-scan
set_scan_configuration-remplacement de faux
# Parcours d'insertion
insert_dft
# # # Test extrémité d'insertion # # #
la vérification de la RDC ont été proseeded.
devrais-je réparer la violation de la durée de rétention ou simplement l'abandon?ou devrais-je faire quelques réglages pour désactiver la vérification de la durée de rétention pour TE et TI signal?