E
eda_guy
Guest
Salut,
J'ai un FSM dans mon design avec 2 processus, soit un pour séquentielle et combinatoire suivante dans cette façon de initilize tous les signaux locaux dans l'état reset??Je suis citant la façon dont je le fais.Corrigez-moi si c'est mal / me suggère, si une meilleure façon de le faire.
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beh architeture du FSM est
<sig1> signal: <sig_type>;
<sig2> signal: <sig_type>;
<sig3> signal: <sig_type>;
.
.
.
<sig10> signal: <sig_type>;proc1: Le processus (CLK, RST)
commencer
Si la TVD = '1 'alors
<= P_state state0;
clk'event elsif et CLK = '1 'alors
<= P_state n_state;
fin si;
processus de bout;
proc2: Le processus (p_state, la TVD, port <input signals>)
Variable signals1> local>;
Variable signals2> local>;
.
.
.
.
Variable signals10> local>;
commencer
Si la TVD = '1 'alors
initilize tous les signaux locaux 1 à 10, val par défaut;
initilize toutes les variables 1 à 10, val par défaut;
<= N_state state0;
d'autre
p_state cas est
quand state0 =>
--- Certaines affectations;
--- Certains assignmets au signal de sortie;
quand state1 =>
--- Certaines affectations;
.
.
.
quand les autres =>
<= N_state state0;
endcase;
fin si;
processus de bout;
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thankx et rgds,
eda_guy
J'ai un FSM dans mon design avec 2 processus, soit un pour séquentielle et combinatoire suivante dans cette façon de initilize tous les signaux locaux dans l'état reset??Je suis citant la façon dont je le fais.Corrigez-moi si c'est mal / me suggère, si une meilleure façon de le faire.
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beh architeture du FSM est
<sig1> signal: <sig_type>;
<sig2> signal: <sig_type>;
<sig3> signal: <sig_type>;
.
.
.
<sig10> signal: <sig_type>;proc1: Le processus (CLK, RST)
commencer
Si la TVD = '1 'alors
<= P_state state0;
clk'event elsif et CLK = '1 'alors
<= P_state n_state;
fin si;
processus de bout;
proc2: Le processus (p_state, la TVD, port <input signals>)
Variable signals1> local>;
Variable signals2> local>;
.
.
.
.
Variable signals10> local>;
commencer
Si la TVD = '1 'alors
initilize tous les signaux locaux 1 à 10, val par défaut;
initilize toutes les variables 1 à 10, val par défaut;
<= N_state state0;
d'autre
p_state cas est
quand state0 =>
--- Certaines affectations;
--- Certains assignmets au signal de sortie;
quand state1 =>
--- Certaines affectations;
.
.
.
quand les autres =>
<= N_state state0;
endcase;
fin si;
processus de bout;
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thankx et rgds,
eda_guy