impédance d'entrée du LNA

N

nxing

Guest
Bonjour tout le monde,

J'ai une LNA CMOS et la topologie est l'architecture classique à la dégénérescence cascode inductance à la source de périphérique d'entrée.ce que je trouve, c'est que je peux voir un Z11 négative (partie réelle) après le S-analyse des paramètres.Avoir quelqu'un a rencontré le même problème?comment se fait la partie réelle devenir le négatif?Quelle est la signification physique?

Merci!

BTW, c'est avec la technologie 65nm.

nxing

 
Salut,

Vous travaillez avec une technologie avancée, il est chose nouvelle pour moi de savoir cela.Puis-je vous poser des questions sur le transistor de polarisation d'entrée.Mai être, vous avez un problème avec VG ????!!!!

Yakeen

 
Cela signifie que la LNA est oscillant, S11 négatif signifie que la LNA n'est pas stable,

u besoin de vérifier le facteur de stabilité de la LNA, et la source de vérifier et circils stabilité de la charge

Khouly

 
Merci pour la réponse, les gars.
Pour Yakeen:
Je ne vois pas de problème avec VG, également, ce n'est pas une boucle étroite.
Pour Khouly:
En fait, je vérifie le facteur de la stabilité et elle est supérieure à 1 partout.

Any other suggestions?

Merci

 
Il est étrange, S11 est - et le facteur stabilyt est supérieure à 1

u peut envoyer le schéma

Khouly

 
Je suis d'accord avec vous Khouly impédance, la cause la stabilité non négative

Yakeen

 
Salut Khouly,
Désolé, le facteur de la stabilité est effectivement inférieur à un, indiquant l'instabilité.Je demandais juste quelle est la cause de cette instabilité, ce que j'ai trouvé est que si je baisse Q l'inductance de sortie, le facteur de stabilité accrue.J'ai aussi constaté que la CGS de cette technologie est très faible.Donc ce que je fais est de mettre un parallèle avec Cgs C pour le ralentir.Je ne vois pas d'autres personnes utilisent cette technique.Jusqu'à présent, la simulation va très bien, mais pas sûr il n'y a aucun inconvénient pour cette conception ou de tout problème potentiel.

Observe,

nxing

 
mmm, c'est avoir du sens maintenant, surtout que le facteur de stabilité est inférieure à un

À propos de la Q de la self as u moins le SNA augmenter la résistance serise cela fait de ce Amp plus stable, u besoin de vérifier livre Gonzalez, il a parlé de Stabilisation

Vérifiez également le chapitre 2 de pratique de conception de circuits RF pour systèmes modernes wirless Vol II, il est très intéressant à propos de stabilisation,

u besoin de vérifier le capactiace par simulation, vérifiez également les coins traiter et vérifier si le capaciatnce ont été changés ce qui se produira pour la stabilité

Khouly

 
Hé, moi aussi j'avais le même problème dans mon projet.Mais mon cascoding m'a aidée à sortir.Vérifiez les valeurs de la CGS, DMC du transistor d'entrée.Si le gain de votre transistor est grand, les chances sont de votre unité calculé fréquence de gain n'est pas la bonne, et dans ce cas, votre ls n'est pas adapté à 50 ohms.Si tel est le cas, la présence d'un élément réactif à la source, mai résultat en voyant une résistance négative de la porte.effectivement le livre de Thomas Lee sur la conception de circuits intégrés CMOS RF a un problème sur cette base ...

 
cascodig mimimize l'effet Miller of th DMC de la trnasisotr entrée MOS, en fournissant des mos anothe betweent la sortie et d'entrée, donc cette volonté de minimiser l'effet de la rétroaction qui mai rendre l'ampli instable

Khouly

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top