La sortie problème tampon CML avec le test de silicium

[John Xu]

Notre conception a le tampon de sortie CML, avant qu'il ne soit l'étage amplificateur.Dans la conception, nous avons considéré l'inadéquation de l'ampli et Satge stade CML et n'a trouvé aucune des questions sur les cycles d'affectation pour l'œil de sortie du diagramme, même avec le décalage de sortie jusqu'à 200 mV.Mais pour le test de silicium, nous avons trouvé les cycles de dégrader devoir pour la production offset jusqu'à 50mV.Pourquoi grande descrepancy alors!??

Quelqu'un peut-il contribuer à l'expliquer?

 

[suria3]

tampon CML a la résistance de charge 50 ohm à la DMV.L'inadéquation de cette résistance au cours de la fabrication pourraient avoir contribué le décalage que la valeur 50ohm ont tendance à donner de grandes variations.Avez-vous effectuer des analyses non-concordance dans l'analyse Carlo Morle et quel était votre pourcentage passe.Si vous avez un pass% 80, qui fera plus de garantir votre conception de travailler dans le silicium.Il ya aussi un risque que le décalage de venir les étages d'amplification previos et il est amplifié jusqu'à 50mV.Ici, il est plus à décalage aléatoire en raison de décalage par rapport à votre systématique décalage par rapport à votre niveau de simulation qui vous n'avez pas pu voir beaucoup sur eux.

 

[chang830]

la qustion ici est que la descrepancy évidente entre la simulation et la conception measurement.The montré qu'il peut tolérer jusqu'à ~ 200mV dc sortie offsaet tandis que le courant continu de sortie 80mV décalage va entraîner obvios PWD avec le contrôle input.Afetr même, les conditions d'essai et condition de simulation est same.Can tout expliquer?

 

[neoflash]

Avez-vous des données de façon beaucoup plus cyclique faussée?