LO et QAM64

A

AMDC

Guest
Bonjour à tous.J'essaie de faire le récepteur à convertir 64 QAM de 6 Ghz à 0,8 Ghz = SI.J'ai mauvais BER = 5 * 10 ^ -6, qui balaie constamment.Je ne sais pas quoi faire.Quand je demander si le signal du câble TV et récepteur i voir l'image de fade parfois.SNR est de plus de 35 dB.Mai i devrait être changer mon LO.LO consiste ADF4156 Synthétiseur de fréquence avec VCO HMC431lp4.Qu'est-ce que la bande passante du filtre de boucle dois-je choisir?15 kHz ou 30 kHz pour améliorer Ber?J'ai simulé mon LO dans ADIsimPLL d'Analog Device.Le projet est joint ci-dessous.
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Pourquoi avez-vous directement le suspect LO / synthétiseur?Je voudrais tout d'abord examiner si la distorsion d'intermodulation des différents Sous-vous
n'est pas de blocage.TV amplificateurs doivent toujours être très linéaire avec une très grande backoff.

Avez-vous un specsheet et de l'architecture?

 
radiohead a écrit:

Pourquoi avez-vous directement le suspect LO / synthétiseur?
Je voudrais tout d'abord examiner si la distorsion d'intermodulation des différents Sous-vous n'est pas de blocage.
TV amplificateurs doivent toujours être très linéaire avec une très grande backoff.Avez-vous un specsheet et de l'architecture?
 
Je viens de jeter un coup d'oeil à votre projet et apporté quelques modifications (je ne
suis pas vraiment familier avec ADIsimPLL, mais j'ai essayé de faire de mon mieux).
Il me semble que vous avez un gros bruit venant de VCO et
j'ai donc élargi la bande passante et de marge de phase.
Le bruit de phase intégrée est maintenant plus faible (il était de 1,3 degrés dans le fichier original est maintenant 1,0 deg)
J'ai aussi supprimé le dernier pôle qui ne semble pas utile pour moi.

Essayez cette config et voir si vous SNR augmente.

En passant, avez-vous une véritable mesure de bruit de phase de pousse?Peut-être que le véritable système fonctionne de manière différente ce qui concerne les simulations (parfois il arrive ..)

Qu'est-ce qui me souci est la phrase du rapport:
Première Fractional-N Spur Lieu (estimation)
Première fractional-N inciter à 105kHz
Le logiciel ne prend pas en compte de stimuler la dégradation.Si cela est la cause de la mauvaise performance, ma suggestion, vous donnera plus mauvais résultats (comme je suis l'élargissement de la bande passante, l'embranchement est de plus).

J'espère que cela peut vous aider.

Mazz
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Mazz vous remercie beaucoup.Je
vais essayer demain quand
je suis au travail.Mais pourriez-vous comment vous avez calculé explan intégrée de bruit de phase?pls

 
Mazz a écrit:

Le logiciel fait pour vous, regardez-page du rapport.Mazz
 
Spurs peuvent être générés à partir de différentes sources:
De référence, sont les principaux fractionality un.

Être le 20 KHz le plus bas et à l'intérieur du BW (50 kHz), il
n'est pas filtré par le filtre de boucle.

Vous avez 2 options:

1.Comprendre d'où viennent de l'embranchement et d'essayer de modifier votre circuit afin d'éviter sa production (par exemple, si elle vient de référence,
de changer la fréquence de référence.)

2.réduire BW filtre de boucle afin de filtrer it out.
Mais dans ce cas vous devez avoir un très petit BW (<1 KHz) qui augmentera beaucoup le temps d'établissement (mais si ce
n'est pas une isue pour vous, vous pouvez le faire) et, dans votre cas, l'augmentation de la phase le bruit (comme vous le verrez vous VCO bruit une fois de plus).

Alors, je vous suggère la première façon.
Connaissez-vous déjà où cela vient de pousse?

Mazz

 
Bonjour Mazz.Dans un premier temps merci pour les aider.

Je regarde le signal de référence.Ma référence est 27MHz et pousse à 54Mhz de 30 dBc (la seconde harmonique) et à 81 Mhz de 20 dBc (la troisième harmonique).Mai i doit être la conception du filtre pour réduire les harmoniques.Comment pensez-vous que cela aide?

 
Ne vous inquiétez pas pour les harmoniques de votre horloge de référence.
Votre signal de référence doit simplement être propre "à l'intérieur" de BW pour votre PLL: Flo-Flo pour BW BW (un peu plus de cours à cause de la bande de faux sont atténués dans 20dB/dec puis à 40 dB dépend
etc .. du nombre de pôles).

Problème: il isvery difficile de vérifier la pureté de la referenceclock, comme le PLL va "amplifier" la référence à la ratio 20log (N)
Dans le cas où vous voulez un bruit de phase de -110dBc/Hz à 6GHz et vous avez un 100MHz de référence, vous devez vérifier que la référence de bruit est inférieur à-110-20log (6000/100) =- 145dBc/Hz!

J'ai l'impression, vous avez besoin de préciser d'abord la spécification de votre LO.
Max RMS erreur de phase
Max faux en dBc

Ensuite, vous pouvez sélectionner un VCO et un circuit PLL en fonction de vos besoins.
Ici, vous avez une fraction d'architecture sans sigma-delta.Vous pouvez vous attendre à un niveau assez élevé de fausses plutôt à basse fréquence compense.
Si vous travaillez avec ce circuit, vous aurez besoin de trouver le meilleur BW, mais vous pouvez aussi essayer d'éviter certains ratios fractionnaire (celles génératrices de basse fréquence non filtrée de tonnes).Ajouté après 1 heure 50 minutes:> Mai i doit être la conception du filtre pour réduire les harmoniques.Comment pensez-vous que cela aide?

Pas les harmoniques sont les bienvenus ici depuis le premier bloc de la PLL est un diviseur.La phase est la seule chose importante.Idéalement, le signal ref est une onde carrée (lot de H3, H5 ...).
Si vous entrez une onde sinusoïdale comme le signal de référence, vous êtes plus sensible à l'offre de bruit possible up-conversion.

 
d'accord avec courcirc8.

Je vous propose le test suivant:

fixer un PLL freq qui est un entier multiple de ref freq, par exemple 5562.000 MHz (27 * 206) et de voir la faible fréquence des éperons sont toujours là.En l'absence de fractions de ratio, aucune fraction d'éperon.

Si éperons ne change pas, thay proviennent d'un autre problème.

Mazz

 
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