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Felicia
Guest
Salut tous,
Nous recherchons des IC Backend Enginners.Le travail sera basé à Singapour.
Vous trouverez ci-dessous la description d'emploi.
Si vous êtes intéressés,
s'il vous plaît envoyer votre curriculum vitae à jour de Felicia (at) uniconnect.com.sg.Appreciate it.
Description du poste:
Pour préparer les SoC de net-list pour SoC haut niveau RTL pour la mise en page de synthèse englobant,
de conception de l'essai d'insertion, la vérification formelle et la vérification statique Timing Analysis (STA) date de clôture.
Responsabilités:
Expert en conception pour le test (DFT) pour assurer l'ensemble de haut niveau peuvent être mises en uvre avec 99%
de couverture couvrant à la fois numérique et analogique en utilisant portion scan insertion, de compression et de la production, au test de vitesse, et tout type de test BIST insertion.
Expert de faible puissance de synthèse, STA / temps de fermeture et de faible puissance équivalente des contrôles dans les SoC.
Travailler avec la conception physique de l'ingénieur tapeout du CI.
Exigences:
Maîtrise / Licence de Electrical / Electronics Engineering, l'accent étant mis en IC design.
Minimum 3 ans d'expérience.
Connaissance approfondie du langage VHDL / Verilog et les outils de CAO (Cadence et / ou de Synopsys).Low Power SoC en utilisant l'analyse des flux de puissance commune Format.
Expérience dans SoC avec des millions de porte avec procédé CMOS de 90 à 45 et 32nm sera un atout supplémentaire.
Expérience du cycle de vie par IC, de la conception,
la conception,
la vérification, de validation et de silicium tapeout.
Capacité à travailler en équipe avec une forte volonté de l'excellence.
Capacité à travailler de façon autonome sur une mission donnée et à travailler dur pour terminer à temps.
Bonne communication écrite et de compétences.
Nous recherchons des IC Backend Enginners.Le travail sera basé à Singapour.
Vous trouverez ci-dessous la description d'emploi.
Si vous êtes intéressés,
s'il vous plaît envoyer votre curriculum vitae à jour de Felicia (at) uniconnect.com.sg.Appreciate it.
Description du poste:
Pour préparer les SoC de net-list pour SoC haut niveau RTL pour la mise en page de synthèse englobant,
de conception de l'essai d'insertion, la vérification formelle et la vérification statique Timing Analysis (STA) date de clôture.
Responsabilités:
Expert en conception pour le test (DFT) pour assurer l'ensemble de haut niveau peuvent être mises en uvre avec 99%
de couverture couvrant à la fois numérique et analogique en utilisant portion scan insertion, de compression et de la production, au test de vitesse, et tout type de test BIST insertion.
Expert de faible puissance de synthèse, STA / temps de fermeture et de faible puissance équivalente des contrôles dans les SoC.
Travailler avec la conception physique de l'ingénieur tapeout du CI.
Exigences:
Maîtrise / Licence de Electrical / Electronics Engineering, l'accent étant mis en IC design.
Minimum 3 ans d'expérience.
Connaissance approfondie du langage VHDL / Verilog et les outils de CAO (Cadence et / ou de Synopsys).Low Power SoC en utilisant l'analyse des flux de puissance commune Format.
Expérience dans SoC avec des millions de porte avec procédé CMOS de 90 à 45 et 32nm sera un atout supplémentaire.
Expérience du cycle de vie par IC, de la conception,
la conception,
la vérification, de validation et de silicium tapeout.
Capacité à travailler en équipe avec une forte volonté de l'excellence.
Capacité à travailler de façon autonome sur une mission donnée et à travailler dur pour terminer à temps.
Bonne communication écrite et de compétences.