T
thakur.umesh
Guest
Chers experts,
Iam dans une conception d'un cur IP et le réussissent avec Veriloget la vérification fonctionnelle s'effectue à l'aide Modelsim SE 6.0.
Mon cur IP dispose de 5 modules principaux dont [color = red] J'ai synthétisé 1 module utilisant Xilinx ISE 8.1i version demo[/color]et le gatecount avait quelque chose autour de 122Ko
[/ color]
Maintenant, je veux faire la synthèse des .. code entier et je suppose que le nombre de portes seraient en lakhsComme mon objectif est d'opter pour le portage de prototypage FPGA ....( sur FPGA)(Iam travaillant sous windows xp)--
Observe
Umesh [/ b]
Iam dans une conception d'un cur IP et le réussissent avec Veriloget la vérification fonctionnelle s'effectue à l'aide Modelsim SE 6.0.
Mon cur IP dispose de 5 modules principaux dont [color = red] J'ai synthétisé 1 module utilisant Xilinx ISE 8.1i version demo[/color]et le gatecount avait quelque chose autour de 122Ko
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Maintenant, je veux faire la synthèse des .. code entier et je suppose que le nombre de portes seraient en lakhsComme mon objectif est d'opter pour le portage de prototypage FPGA ....( sur FPGA)(Iam travaillant sous windows xp)--
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Umesh [/ b]