moyen pour calculer le temps de verrouillage d'une PLL dans le processus de conception

E

elec350

Guest
bonjour
est-il un moyen pour calculer l'heure du verrouillage d'un PLL dans le processus de conception?

 
Pour autant que je sais, le temps de prise peut être affectée par le gain de VFI

 
Salut

Je joins un simple papier vs exemple pour calculer LPF et du temps de blocage bien sûr, s'il vous plaît examen.

David
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 
Le lock-temps est facile à calculer:

Avec une bonne précision, il est tout simplement: TL ≈ 2 * Pi / ωn
(= Naturel boucle fréquence ωn)

Mais rendre compte que le lock-temps est défini avec l'hypothèse que les lock-in a lieu dans un temps-période.Avec d'autres mots: Le déplacement de fréquence se situe dans la gamme de verrouillage.

 
elec350 a écrit:

bonjour

est-il un moyen pour calculer l'heure du verrouillage d'un PLL dans le processus de conception?
 
quelques-unes de référence pour vous!
avec LPF BW = 100K, pas trop mauvaise phase de marge, locktime peut être atteint 60us.

avec LPF BW = 200K, pas trop mauvaise phase de marge, locktime peut être atteint 40us.

 
iaman a écrit:

quelques-unes de référence pour vous!

avec LPF BW = 100K, pas la marge de phase trop mauvais, locktime peut être atteint 60us.avec LPF BW = 200K, pas la marge de phase trop mauvais, locktime peut être atteint 40us.
 
frankiebai a écrit:iaman a écrit:

quelques-unes de référence pour vous!

avec LPF BW = 100K, pas la marge de phase trop mauvais, locktime peut être atteint 60us.avec LPF BW = 200K, pas la marge de phase trop mauvais, locktime peut être atteint 40us.
 
Pendant ce temps, je me suis confirmé que la formule telle qu'elle figure dans ma réponse en date du 21 mai 2008lock-dans le temps TL ≈ 2 * Pi / ωnIl est recommandé à plusieurs (par Best auteurs, Gardner) pour la boucle normale des propriétés d'amortissement.

 

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