pompe de charge PLL après simulation

[asdfjkl99]

J'ai conçu un CPPLL avec le SMIC 018um, la sortie, il est de 480MHz.J'ai utilisé l'anneau oscillateur pour le VCO.Quand le post-layout simulation du VCO,
j'ai trouvé le résultat de celui-ci est très différent du résultat de la pré-layout simulation.comme par exemple lorsque l'entrée du VCO est 1.3v, la fréquence de sortie est de 300 millions de post-500M tout sim-sim dans le pré.Est-ce OK?

 

[butterfish]

Si vous
n'avez pas estiamte / ajouter le paracitical RC au cours de la simulation de pré-mise en page,
bien sûr, vous a une fréquence plus élevée que la post-simulation.

 

[asdfjkl99]

Merci pour votre réponse.Mais la différence est trop grande.le temps de retard par cellule de la VCO est changé de 2ns à 3.3ns.

 

[armixic]

habituellement le Ring de réglage gain VCO est très élevé, ce qui signifie
qu'il est sensible à toutes les variations le long de la ligne de contrôle et GMcell gm changement.Aussi, la mise en page peut certainement causer des parasites de 20% vco centre changement de fréquence.

 

[asdfjkl99]

je vous remercie pour votre aide.Mais
j'ai trouvé le Kvco également changé de 740 à 330,
ce qui cause le contrôle de la tension VCO changer beaucoup.dois-je changer le Kvco plus grand?Merci.

 

[kittykat4]

c'est un débat intéressant ..merci pour le partage

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simulation assurance vie

 

[strennor]

salut,

de retard par cellule est 2ns?vous voulez 500MHz?pouvez-vous mettre votre schéma ici?