Post synthèse de simulation

[tariq786]

Salut les amis,
Est-ce que quelqu'un sait comment faire la synthèse de simulation post, en utilisant ModelSim quand j'ai synthétisé mon dessin en utilisant Synopsys Compiler Design.Depuis que je suis essentiellement mappé mon dessein original dans RTL portes ASIC, je me demande comment faire cette simulation, ainsi que des fichiers (bibliothèques de simulation) sont nécessaires?

tous les pointeurs utiles ou des liens sont également appréciés.

ThaksAjouté après 39 secondes:sorry i mal orthographié merci

 

[naveenkrishnan]

Vous devez faire ce qui suit à la simulation de netlist:

1.La netlist design, écrite à partir de la conception du compilateur Synopsys en format Verilog
2.Les fichiers de bibliothèque pour la simulation.Ces fichiers doivent correspondre à la bibliothèque de fichiers utilisé pour synthétiser le design.

Feed the ci-dessus pour votre simulateur Verilog et vous êtes sur le chemin de débogage de votre netlist maintenant.

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