Quel est le sens de "std_logic_vector (0 downto 0) & qu

[iamnoori]

Salut.
Lorsque je crée une DPRAM avec le générateur de base de Xilinx, il génère tous les ports dans "std_logic_vector". Mais je veux conduire "WEA" et "Web" par un signal à "std_logic" type.How puis-je faire?

 

[farhada]

C'est une bêtise que Xilinx ne semble se soucier de fixer.

Il suffit de créer un signal de votre Xilinx_WEA et Xilinx_WEB avec le même format (std_logic_vector (0 downto 0)) et définir les signaux à quelque chose comme ceci:Xilinx_WEA (0) <= WEA;

Et quand vous devez instancier la propriété intellectuelle, l'utilisation de la Xilinx_WEA et Xilinx_WEB il.

BR,
/ Farhad