question à propos de pipeline 1.5b/stage ADC

H

henrywent

Guest
Salut, là,
Comme on le sait, les comparateurs dans la sous-CAN d'un pipeline 1.5b/stage ADC peut tolérer erreur de décalage aussi grand que Vref / 4, mais pourquoi est-ce?quelqu'un peut-il expliquer plus en détail ou de poster des liens ici, merci!Ajouté après 16 minutes:Et je veux aussi savoir qui est le premier document traitant avec 1,5 bits par pipeline stade ADC?merci!

 
Chers Henrywent
Vous savez que chaque comparateur à un ADC peut supporter une erreur à propos LSB / 2 et en 1.5bit (ou 2 bits) LSB / 2 est égale Vref / 4.

 

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