Questions aux commandes de compilation conditionnelle dans Verilog

[Walkon]

J'ai 3 sous-blocs et d'un haut module leur charge avec la commande de compilation conditioanl, voici les parties du module supérieur.

`définir N45TT;

`N45TT ifdef
N45TT N0TT1 (. In (Sortie 1),. Out (OUTTT1));
//------------------------------------------------ --------------

`elsif N50TT
N50TT N0TT1 (. In (Sortie 1),. Out (OUTTT1));
//------------------------------------------------ --------------
`elsif N55TT
N55TT N0TT1 (. In (Sortie 1),. Out (OUTTT1));

La seule manière que je connaisse pour basculer entre les différents blocs compilation est de changer les «définir les paramètres de 'N45TT' à 'N50TT» ou «N55TT' si le module de haut peuvent charger le bloc nécessaires avec la commande de compilation conditionnelle.

Maintenant j'ai besoin d'avoir la simulation de s'exécuter automatiquement à partir de N45TT à N50TT à N55TT après une certaine condition est remplie, comme par exemple un compteur est fixé à une valeur, disons si i = 1 run N45TT, i = 2 RUN N50TT, i = 3 exécuter N55TT.Comment pourrais-je faire cela?Many thanks.

 

[gliss]

Peut-être que vous pouvez utiliser un utilitaire tel que faire?

 

[Walkon]

Souhaitez-vous s'il vous plaît expliquer plus à ce sujet?

 

[gliss]

Avec un 'make', vous pouvez utiliser la compilation conditionnelle pour ne construire que les fichiers Verilog vous voulez.
Donc vous pouvez dire:
$ Make n45tt
et ont donc une règle dans le makefile c'est comme
n45tt:
vlog n45tt.v
Ou quelque chose.Lisez la documentation sur 'make'.Je pense qu'il peut le faire.