sans fil modèle de charge

[iwpia50s]

C'est la commande read_lib, mais puisque vous
n'avez pas une licence pour que vous ne pouvez pas compiler.A WLM est normalement requis pour la synthèse, toutefois, pour l'unité retard type d'analyse, une ZWLM (zéro wireload modèle) est utilisé.Vous devez contacter votre bibliothèque vendeur.

 

[armardu]

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Post19 février 2008 20:04 modèle de charge sans fil Répondre avec citation
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Pour faire la synthèse sans WLM, vous devez créer un au sein de votre WLM. Lib avec zéro et zéro la capacité de résistance, ou vous pouvez créer séparément et le charger dans un fichier. Lib.

 

[TomPaul]

ASIC_intl a écrit:

Bonjour

Je veux faire synthesys sans wireload modèle et veulent faire le calendrier de rapport (report_timing) sans fil de modèle de charge.
Est-ce que tout organisme a une idée pour faire le synthesys et report_timing modèle de charge sans fil.Remerciant,

ASIC

 

[ASIC_intl]

Salut TOMPAUL

Je veux voir la date de ma conception, sans les effets de l'interconnexion des retards.Voilà je voudrais savoir le calendrier avec R = C-0 pour l'ensemble des interconnexions dans mon design.

Maintenant, mon. Db bibliothèque a un modèle de charge de fil par défaut.Donc, même si
j'ai mis R = C = O pour l'ensemble des interconnexions en courant continu en utilisant quelques commandes très io cas en faisant report_timing je trouve le design compilateur pour ramasser les fils de charge par défaut le modèle de rapport, le calendrier (par report_timing commandement), de la conception.

Merci

 

[iinetd]

Salut ASIC_intl,
Vous pouvez l'utiliser pour annoter set_annotated_delay zéro à l'interconnexion de tous les filets dans votre conception.Lorsque report_timing, DC ne considérera que les cellules non-zéro délai.

 

[anssprasad]

Vous pouvez faire la synthèse sans fil modèle de charge,
mais seulement que vous avez besoin pour être plus consevative tout en donnant de votre temps.Cela peut se faire soit en donnant une valeur inférieure de l'horloge ou d'une période de plus grande valeur de l'horloge incertitude.Dans tout cela, il est supposé que la mise en page sdf poste sera utilisé pour l'annotation de retour à un stade ultérieur.Donc, comme un premier pas ou, dans certains cas inévitables, nous utilisons DC pour compiler la conception sans wireload modèle.

ASIC_intl a écrit:

Bonjour

Je veux faire synthesys sans wireload modèle et veulent faire le calendrier de rapport (report_timing) sans fil de modèle de charge.
Est-ce que tout organisme a une idée pour faire le synthesys et report_timing modèle de charge sans fil.Remerciant,

ASIC