SoC simulation système

[zhanch]

Salut, les gars

Qu'est-ce que le système de simulation les plus populaires niveau et la langue de vérification pour le SoC design industriel?, Purs ou C système de Verilog SystemC.

Merci beaucoup,

 

[sarath51]

comination de SystemC, C , C Verilog

 

[eexuke]

Actuellement, je suis en utilisant systemC .... Cependant, peut-être SystemVerilog est préférable pour un concepteur de matériel que SystemC.

 

[rprince006]

Il est dit que system_verilog est bon pour la modélisation, la conception et de vérification.Toutefois, il n'est pas largement utilisé dans l'instant.

 

[bigyellow]

Je pense que SystemVerilog et 200X VHDL sera l'avenir.

 

[zhanch]

sarath51 a écrit:

comination de SystemC, C , C Verilog

 

[sarath51]

C'est avec refernfece rapport au niveau de la vérification du système pour un projet SOC j'ai été avec invloved. Verilog-Verilog avait quelques bencbes test et le code de test, les programmes C pour émuler la sotware intégré, système de modèles C sont des modèles de référence pour vérifier la fonctionnalité

 

[zyphor]

Avez-vous essayé E Specman ou vera?

 

[Bkat]

i larg system_verilog, c'est mieux.

 

[sarath51]

Specman E fait des simulations plus lent, ses principaux avantages réside dans la conception de commutation et de transition charctersitcis.Verilog système n'est pas assez mature ou non tous les outils sont de soutenir toutes les constructions nécessaires pour la vérification

 

[omara007]

grand pourcentage d'entreprises utilisent Matlab ou C / C dans leur simulation au niveau système ..ensuite à partir de MATLAB / HDL manuellement ..
Actuellement, certaines entreprises ont pour SystemC ..qui est fondamentalement C avec des bibliothèques ajouté ..pas plus .. pas moinsla même structure ...le même compilateur ..le tout même ..mais avec une certaine nouvelle interface qui ressemble HDL ..

Le bien dans SystemC est que de nombreux simulateurs HDL il a commencé à soutenir ..ModelSim comme par exemple ..plus il est déjà libre de le télécharger ..
Vous pouvez également utiliser le logiciel gratuit compilateurs communes (comme GCC) pour la compilation de SystemC ..qui est assez professionnel pour donner de bons résultats u ..et largement utilisé dans l'industrie ..il s'agit à l'origine pour installer gratuitement quand u ur Linux RedHat, par exemple ..

 

[Arnold]

Que diriez-vous de CVE Cadence?toute réussite?

 

[Alvinnju]

Je pense que Verilog

 

[sxg]

Je pense que c est bon système.
Pour le matériel et les logiciels conçus sur la même plate-forme, il sera
réduire le Time to Market

 

[stockage]

Je pense que SystemC est plus puissant!

 

[hanm]

Oui, C du système est la meilleure, je crois.

 

[wicho]

Nous avons adopté pour Specman outil de vérification.

Et il a trouvé quelques bugs qui n'ont pas pu trouver sur la simulation logique et de test de la carte FPGA.

Toutefois, il est si difficile ..

J'espère que l'utilisateur Specman va changer une bonne information dans ce forum ...

 

[Arnold]

ce que vous entendez ici de la diffculté de l'utilisation de Specman?lents dans la construction de l'environnement de test ou une longue courbe d'apprentissage très ou ...?

Je pense que Specman E peut aider à déployer un environnement de test très rapide, alors que la construction d'un environnement de test en SystemC sera un processus plus lent beaucoup.E programme d'essais Specman peut être exécutée sans compilation, il s'agit d'une fonctionnalité très utile pour HVL.

 

[wicho]

Comme un débutant pour Specman, c'est trop long courbe d'apprentissage ...

Et il est difficile de construire environnement de test ...

Si vous êtes un expert, ce n'est pas une question ...

Et il n'y a pas données, il sera en mesure de se référer ...

Vault est un site de référence seulement ..

Si la part de quelqu'un de données de référence (projet de vérification réelle), il est si utile pour débutants ..

 

[feel_on_on]

Je pense que le système verilog mieux de vérifier cette simulation niveau!