un problème au sujet de la simulation de varilog-A l'aide de spectre!

[qqmz]

l'erreur est indiqué ci-dessous, qui peut me donner un avis à ce sujet?grâce en premier!!Ligne de commande:
/ tools/IC5/tools.lnx86/spectre/bin/spectre-env artist5.0.0 \
log escchars .. / psf / spectre.out = inter MPSC \
mpssession = spectre1_18652_1-format-raw psfbin .. / psf \
input.scs
spectre pid = 18970

Chargement / tools/IC5/tools.lnx86/spectre/lib/cmi/3.0/libinfineon_sh.so ...
Chargement / tools/IC5/tools.lnx86/spectre/lib/cmi/3.0/libnortel_sh.so ...
Chargement / tools/IC5/tools.lnx86/spectre/lib/cmi/3.0/libphilips_sh.so ...
Chargement / tools/IC5/tools.lnx86/spectre/lib/cmi/3.0/libstmodels_sh.so ...
spectre (ver. 5.0.33.092203 - 23
sept. 2003).
Includes RSA BSAFE (R) de chiffrement ou de logiciels de protocole de sécurité RSA
Security,
Inc
Simulating `input.scs sur mazhe à 12:44:19 h, mercredi 27 juillet, 2005.

Avertissement de spectre au cours de circuit de lecture en.
"input.scs" 13: Illegal unité prefix `v 'ignoré.
"input.scs" 13: Illegal unité prefix `v 'ignoré.
"input.scs" 15: Illegal unité préfixe «V» ignorée.
"input.scs" 15: Illegal unité préfixe «V» ignorée.
"input.scs" 17: Illegal unité prefix `v 'ignoré.
D'autres événements de cet avertissement sera supprimé.
Erreur détectée par le spectre de AHDL lire en ligne.
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 41:
"paramètre réel center_freq = 10MEG ;<<--?"
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 41:
Erreur: erreur de syntaxe
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 41:
Erreur: déclaration illégale.
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 64:
"triangle = idt (integ_dir * (center_freq <<--? vco_gain * V (2,0-vin)),
0); "
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 64:
Erreur: symbole déclaré: center_freq.
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 64:
Erreur:
le droit des opérandes de type de noeud pas pris en charge pour l'opérateur «-».
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 64:
Erreur: Une mauvaise utilisation de fonction d'accès.
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 64:
Erreur:
le droit des opérandes de type undef * * pas pris en charge pour l'opérateur «*».
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 64:
Erreur: opérande de gauche de type undef * * pas pris en charge pour l'opérateur « ».
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 66:
"freq = center_freq <<--? vco_gain * V (2,0-vin);"
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 66:
Erreur: symbole déclaré: center_freq.
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va", ligne 66:
Erreur:
le droit des opérandes de type de noeud pas pris en charge pour l'opérateur «-».
"/ home / mazhe / eda / cadence / pll / dig_vco_v / veriloga / veriloga.va"