Utilisation des déclarations Générer dans mon RTL?

[bh_letters]

Salut,

Puis-je utiliser de produire des états dans mon RTL pour FPGA Design.Si oui, y at-il des changements dans la conception de flux FPGA?Ne la déclaration Générer automatiquement elobrate lors de la synthèse?

Merci

 

[Sparc]

Oui, u pouvez utiliser générer des états de RTL pour la conception FPGA.Si certains appareil est utilisé Over & Over à nouveau dans la conception & ur ur objectif est d'optimiser la vitesse et UR prêt à renoncer à l'Espace, de générer une manière plus compacte d'écrire le RTL.C'est juste un style de codage et n'a pas pour effet de débit de conception de FPGA.

 

[bibo1978]

Je suis d'accord mais il ne dépend que de l'outil de synthèse, donc si vous avez une ancienne version de l'outil de synthèse ou une version faible que je vous recommandons de ne pas utiliser la déclaration de générer, aussi ajoute à la complexité du nom du composant dans le style EDIF
Donc en fait un bon style de codage, il faudrait que vous n'utilisez pas de générer déclaration, mais parfois je les utilise et il a bien fonctionné avec moi

 

[nashafi]

J'appuie ce commentaire lat.Mais il dépend de ce que vous êtes réellement la conception.Si sa demande de DSP comme un FIR, etc, il faudra beaucoup de temps pour écrire le code et générer vous permet d'économiser de celle du coût de la zone à tout le moins.