C
chacha
Guest
(Se référant à la pièce jointe en PDF)
Dans la charge symétrique du VCDL, une diode connectée PMOS et un PMOS de même taille sont connectés en parallèle.La porte de l'autre PMOS est connectée à la tension de commande.
Il est dit que la en faisant varier la tension de commande de la résistance de la charge symétrique est varié et le retard de la cellule est contrôlé.
résistance 1/gm est parallèle au transistor PMOS.Ainsi, la résistance à la charge effective ne peut pas être plus de 1/gm.
Alors, comment la tension de commande peut influencer le retard??
Merci.
Dans la charge symétrique du VCDL, une diode connectée PMOS et un PMOS de même taille sont connectés en parallèle.La porte de l'autre PMOS est connectée à la tension de commande.
Il est dit que la en faisant varier la tension de commande de la résistance de la charge symétrique est varié et le retard de la cellule est contrôlé.
résistance 1/gm est parallèle au transistor PMOS.Ainsi, la résistance à la charge effective ne peut pas être plus de 1/gm.
Alors, comment la tension de commande peut influencer le retard??
Merci.