VHDL ou Verilog

S

svarun

Guest
Salut à tous,
Je suis chercheur, qui est d'apprendre à connaître les bases de HDL now.I voudrais savoir s'il faut apprendre VHDL ou Verilog.My exigences sont
qu'il devrait m'aider à concevoir rapidement des contrôleurs à base de FPGA pour mon travail.
Bien sûr, il doit être facile à learn.In cet égard, lequel dois-je essayer d'étudier?Merci beaucoup.

 
Salut,

Je suis désolé, mais que personne ne peut vous dire!Je suis programmation VHDL pour plus de 5 ans.Quand je vois une source Verilog je comprends bien aussi!Je pense que si vous comprenez l'une de ces langues, vous devez pas longtemps à passer entre eux.
Lorsque vous souhaitez démarrer avec HDL Je pense qu'il ferait aucune différence si vous commencez avec VHDL ou Verilog.En Europe (~ 75%) les utilisent normalement Companys VHDL aux Etats-Unis (80%) qu'ils utilisent Verilog.VHDL est certifiée IEEE Verilog et je pense pas.
J'espère que vous aider pour votre choix!

Phytex

 
Verilog est populaire aux USA et au Japon, tout en VHDL en Europe (par exemple, l'ESA ou de spin-off entreprises qui livrent IPs).

Personnellement, je préfère VHDL.J'ai commencé avec ce langage Verilog, mais il manque certaines constructions utiles, par exemple des tableaux multi-dimensionnels.D'autre part, il vous arrivez à écrire du code utile plus tôt dans Verilog thatn VHDL.

VHDL est meilleur pour "codant pour la réutilisation», qui se développe IPs à être utilisés dans SOC.Cependant, il ya des ingénieurs habiles dans les deux côtés.Ou qui utilisent les deux langues.

the_penetratorŠ

 
J'ai été le codage du HDL pour environ 6 ans.Première année, j'ai utilisé VHDL, mais après cela je suis passé à Verilog, principalement parce que je suis plus productif en utilisant Verilog.Code écrit en Verilog est de réduire de moitié la taille de code VHDL et de mon point de vue est plus claire et plus simple à comprendre et facile à déboguer.C'est pourquoi j'ai été en mesure de trouver les bogues plus rapidement en Verilog.Je m exclusivement pour la conception de FPGA Xilinx (Virtex, Virtex-II).Verilog nombreux inconvénients, notamment celui signalé par the_penetrator, ont été éliminés avec la nouvelle révision de Verilog Verilog (norme 2001).Si vous êtes un nouveau aux HDL, je vous suggère de commencer par Verilog.

igorsat

 
IMHO, si vous avez expierence dans la programmation C, meilleur départ de Verilog.Syntaxe comme C Verilog, VHDL comme Ada.Mais mai être pour la conception de FPGA pour mieux vous utiliser l'entrée de schéma?

 
J'ai beaucoup d'histoires de guerre de la fondation de Chronologic (Juin
1991).Vous ne sauriez croire le nombre de «spécialistes de l'industrie" qui a dit à
moi que je perdais mon temps à la production, soit un simulateur Verilog ou
qu'il serait peut-être une opportunité intéressante à court terme, mais en 3 ans
le monde serait VHDL.Il a été littéralement tout le monde qui gagne sa vie
à pronostiquer l'entreprise EDA.

Pourquoi la communauté de conception plus solidement Verilog-orientée que jamais?
Ce qui s'est passé (ou ne s'est pas fait) pour faire ces prédictions ne va pas?
Alors que les personnes de ce groupe recherchent généralement des différences techniques
dans les langues, si vous regardez la situation de l'entreprise (c'est-à
-argent), il est clair qu'il ya un gagnant dans cette «guerre», et que
est Verilog.Entreprises qui développent de nouveaux produits aller là où est l'argent
et l'argent est majoritairement dans la partie Verilog du marché.Le
derniers numéros (de Dataquest, pas moins) ont Verilog produits
Outselling produits VHDL par plus de 2-1 (en recettes, les licences non),
et la différence réelle est presque certainement plus élevés.

Ma propre opinion sur la raison fondamentale pour pouvoir rester en Verilog
est que Verilog a démarré très grande tête en nombre d'ingénieurs qui
savait avant Verilog VHDL vraiment sorti des blocs, et Verilog est
facile à apprendre que VHDL.Ainsi, les concepteurs ont déjà établi
savait Verilog, et n'avait aucune raison d'apprendre le langage VHDL, et les nouveaux designers
pourrait la prendre plus facile que ce qu'ils pouvaient ramasser VHDL.

On peut affirmer tout ce que vous voulez au sujet des mérites techniques des deux
langues, et la lisibilité »de chacun.Je sais que je
personnellement appris Verilog dans un très court laps de temps.Plus tard, quand
J'ai décidé que je devrais vraiment apprendre VHDL afin d'être en mesure de
commercialiser mon produit contre elle, j'ai trouvé que l'apprentissage était vraiment VHDL
plus difficile.Je suis sûr que j'ai passé plus d'efforts à essayer d'apprendre que je ne le VHDL
fait dans les premiers jours de mon utilisation Verilog, et je suis seulement à peine alphabétisés
en VHDL.(Certes, je suis un peu handicapé en ce que je n'ai jamais appris
Ada, C, mais n'était pas mon premier (ou deuxième ou troisième) langue,
non plus.)

Quand on ajoute à cela obstacle moins utilisant Verilog avec le fait que
il n'y a vraiment aucune bonne raison de passer de Verilog VHDL (et
jusqu'au VITAL il y avait de bonnes raisons de passer du VHDL au Verilog),
il est facile de voir pourquoi le marché ne bouge pas la direction que les experts
croyait qu'il le ferait.

citation de mon ami e-mail

 
VHDL et Verilog Comparé & contrastée Plus Exemple Modeled écrite en VHDL, Verilog et C:

http://www.angelfire.com/in/rajesh52/verilogvhdl.html

 
quelque article sur la langue Comparatives
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 
Un article comparant Verilog et VHDL et Verilog's
Popularité.
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 
bravobravo,

Vous êtes de toute évidence un «Verilog 'Guy produire des outils Verilog, donc je comprends ton biaisé.

Je crois que la principale raison qu'il ya tant de nombreux outils Verilog sur le marché, c'est qu'il est * très * difficile à écrire un analyseur syntaxique complète VHDL et l'analyse sémantique.Personne n'a analyseur complet et l'analyse sémantique pour autant que je sais.

Un autre problème des ambiguïtés dans la syntaxe VHDL - cela n'a aucune importance réelle dans la pratique, même pour les grands utilisateurs, mais elle rend le développement de l'outil d'une expérience très douloureuse.

Création d'un outil de Verilog est beaucoup plus facile.

Maintenant, au sujet de mon avis ...

Il est vrai que Verilog courbe d'apprentissage est plus raide, à l'origine.Mais si vous voulez écrire un code plus avancé, vous devez utiliser PLI - et c'est un tracas.

Par exemple, vous ne pouvez même simuler de larges mémoires en Verilog!- Il est si facile de le faire en VHDL.

VHDL est donc plus lents à apprendre au début, mais vous atteignez vos commandes avancées plus rapides.

Verilog simulation de comportement n'est pas très bien définis.Comme Bergeron dit: «Je n'ai pas encore vu deux simulateurs Verilog produire le même résultat".

Pour vérification, les deux langues sont estropiés, VHDL, mais un peu moins.SystemVerilog pourrait changer ça, je l'avoue.

Tahiti

 
Tahiti a déclaré
Par exemple, vous ne pouvez même simuler de larges mémoires en Verilog!- Il est si facile de le faire en VHDL.[/ quote]

Pourquoi ne peut pas simuler de larges mémoires en Verilog?
Je ne comprends pas!
Mai-vous expliquer ou de donner un exemple?

Merci d'avance

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Surpris" border="0" />
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Verilog ou VHDL normalement une grande question posée?lequel choisir.historiquement parlant VHDL a été développé par le secteur de la défense et était fondée sur l'ADA.puis les gens de l'industrie ont fait valoir que pourquoi utiliser VHDL qu'il est difficile pour eux d'utiliser.une alternative a été faite et Verilog a été élaboré, un peu comme C / C .

VHDL est puissant en termes de contrôle de son pouvoir est juste comme le pouvoir dans l'assemblage et de ses Verilog comme C / C , vous n'avez pas à écrire beaucoup de choses tellement plus petit.mais ne u vraiment besoin que beaucoup de contrôle?

le texte du VHDL est très complicted, alors que pour Verilog son juste comme C / C facile à apprendre tout en 2-3 jours si u know C / C .

lerning VHDL ou Verilog dépend lesquels u environnement sont survivant?

mais les choses u mentionnés sont elle doit être rapide et facile à apprendre et le U applications mentionnées je suggérerai aller pour Verilog thats facile et pas de problème pour apprendre.

 
Je suis un débutant de HDL, et j'apprends VHDL début, mais maintenant j'utilise Verilog parce que j'estime qu'il est plus facile à apprendre.

 
Verilog va être le gagnant, surtout avec la sortie de l'année 2001
et SystemVerilog.Déjà, ynopsys $ est de donner l'indication qu'il
soutiendra plus de Verilog VHDL.Tous les outils VHDL Verilog accepter maintenant,
qui n'était pas le cas il ya quelque temps.

 
Il semble que les gros bras sont droping soutien à VHDL.Je me rappelle le PDG de synposys annoncé leur plan pour éliminer le VHDL il ya quelques temps dans une conférence.

 
Les deux sont rudiments!Ils sont redundanced et injustifiée intriqués.Le idiea de combiner simulation et de synthèse dans l'une des langues - VHDL - est une source permanente de problèmes.A ce jour, il est vrai - VHDL et Verilog sont vraiment le travail d'approche et ils sont très larges utilisés.Mais également le meilleur langage pour la synthèse de matériel est un AHDL d'Altera.J'espère temps pas si longtemps pour SystemC AHDL ou non fondée sur la langue liées vedor sera utilisé.

Pour comparer VHDL, Verilog et SystemVerilog regarder cet article:

http://fpga-faq.narod.ru/LanguageWhitePaper.pdf

 
Voici un autre livre blanc à partir du modèle de technologie inc.

Il est appelé "Comparison of VHDL, Veriloget SystemVerilog "System Verilog seront Concurent majeur de VHDL.Il n'est pas encore certifié IEEE.Je pense qu'il offrira plus de système d'approche de la conception plutôt que de baisser la porte de défaut de conception.Ainsi, il sera utile de connaître quelques Verilog et themn pour aller à la System Verilog.
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vous pouvez commencer par l'un et après vous être familiarisé avec le style de codage en utilisant HDL de programmation que vous pouvez facilement migrer vers l'autre côté et peut aussi décider lequel est le plus adapté à vos applications

 
Si vous êtes familier avec la programmation C, il est très facile à leaen HDL, mais il faut savoir la conception de matériel bien, sinon vous ne pouvez pas écrire du bon code pour la conception.

 
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